[参考译文] LMK04828：外部基准输入

admin

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1110742/lmk04828-external-reference-input

器件型号：LMK04828

你(们)好。 CLK104板具有 LMK04828B 和板载 TCXO。我需要将 LMK 与外部10MHz 基准输入配合使用。尽管我正在禁用 TCXO 并在 TICS PRO 中进行必要的更改、但该器件正在从 TCXO 获取参考。请帮助我解决此问题。

1 年多前

0 admin 1 年多前

TI__Guru**** 657500 points

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

您好！

您能否共享时钟板原理图以了解该架构并能够提出解决方案建议？

谢谢！

此致、

Ajeet Pal

0 admin 1 年多前

TI__Guru**** 657500 points

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

HII Ajeet Pal..

我附加了时钟板原理图、使用了 TICS Pro 配置和 CLK104用户指南。

此外、我预计我的 TICS 专业版设置... 请验证。

我有几个疑问。 1) 1)是否建议在手动模式下关闭保持、因为我无法确定电路板是否使用外部基准计时？ 2) 2)如何设置引脚选择模式、因为我在 TICS pro 中找不到 CLKIN_SEL0_TYPE 的逻辑高电平选项？

所需的 CLK 频率：400MHz，SYSREF：4MHz，具有10MHz 外部时钟输入，采用嵌套零延迟双环路模式。

谢谢、此致、

信德湖

..e2e.ti.com/.../ticsproconfig.zip

0 admin 1 年多前

TI__Guru**** 657500 points

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

e2e.ti.com/.../SCHEMATIC.zip

0 admin 1 年多前

TI__Guru**** 657500 points

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

您好！

您能否通过禁用 TCXO 来确认 PLL1是否锁定？如何确保 TCXO 在禁用模式下生成输出？

我想、通过禁用 TCXO、您可能会看到 PLL2锁定、但不会看到 PLL1。

但是、在馈送外部单端正弦波输入时、通过在 CLKin0处选择10MHz 外部基准、将 CLKin0_Type 选择为"Bip级"。

关于您的查询：

1.如果要手动选择 CLKinX 输入，可以关闭 Holdover。

2.对于引脚选择模式、请遵循数据表中的第9.3.5.2节。

谢谢！

此致、
Ajeet Pal

0 admin 1 年多前

TI__Guru**** 657500 points

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

您好 Ajeet Pal、

我通过禁用 Clkin1引脚进行了测试、正如您说的 LED 状态为关闭、因此 PLL1未锁定。

数据转换器逻辑块已准备就绪。但我需要这些逻辑块在我提供外部10MHz 时钟之前不准备就绪。因此我禁用了 Holdover 选项。然后、我希望 PLL2也保持在解锁状态和逻辑块状态-未就绪。这不是发生的。我还没有其他东西吗？我附上了寄存器值供您参考。

最小反馈 PD 频率是多少？

谢谢、此致、

信德湖

e2e.ti.com/.../Register-config-tested.zip

0 admin 1 年多前

TI__Guru**** 657500 points

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

信德湖、您好！

您可以尝试在双 PLL 嵌套零延迟模式下运行、在该模式下、PLL2反馈进入 PLL1、直到它锁定 PLL1、它也不会锁定 PLL2。

谢谢！

此致、

Ajeet Pal

0 admin 1 年多前

TI__Guru**** 657500 points

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

您好 Ajeet Pal、

我在双环路0延迟嵌套设置中仅使用 SYSREF 反馈进行了测试。 PLZ 检查一次寄存器设置。

谢谢、此致、

信德湖

0 admin 1 年多前

TI__Guru**** 657500 points

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

您好 Ajeet Pal、

我已经尝试了我理解的所有可能方法、但没有输出。您能否共享任何具有建议设置和引脚0上外部时钟输入的 LMK04828B 示例文件。我将对其进行测试。

我需要设置多少 PLL1_WND_SIZE？

谢谢、此致、

信德湖

0 admin 1 年多前

TI__Guru**** 657500 points

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

信德湖、您好！

抱歉、双 PLL 在这里没有帮助。由于 VCXO 频率是固定的、因此可以使用基于 CLKinX 输入的 CPout1输入进行微调。因此、PLL2将始终在 VCO 频率设置时打开。如果您希望输出未就绪、则可以关闭输出、直到 CLKIN 不存在且 PLL1将锁定。

谢谢！

此致、

Ajeet Pal

0 admin 1 年多前

TI__Guru**** 657500 points

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

您好 Ajeet Pal、

好的、明白了。感谢您提供相关信息。

此致、

信德湖

时钟和时序（参考译文帖）

时钟和时序（参考译文帖）(Read Only)

[参考译文] LMK04828：外部基准输入