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[参考译文] LMX2572：当 FPD 更改为100MHz 时无法锁定

admin
Guru**** 2386610 points
Other Parts Discussed in Thread: LMX2572
请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1115158/lmx2572-can-not-lock-when-fpd-is-changed-to100mhz

器件型号：LMX2572

我需要使用 LMX2572扫描频率(13MHz ~ 3GHz)、每个频率的开关时间< 15uS (优于10uS)。 我的 OSC 输入为50MHz、FPD 为50MHz。 在全辅助模式下、锁定需要15uS (使用70MHz SPI 时钟)。 根据数据表、使用100MHz FPD 时、全辅助模式下的锁定时间为~5uS。 因此、我启用了倍频器、使 FPD 为100MHz、但 LMX2572未能校准(R0为0x231C)。 但是、如果我启用分频器为2的后置 R、以便 FPD 再次变为50MHz、则自动校准工作正常。 PLL_N、PLL_NUM、PLL_DEN、CHDIV 使用我的固件例程正确计算。 当 FPD 发生更改时、自动校准似乎无需其他寄存器更改即可获得读回值。 我认为它可能是环路滤波器。 环路滤波器与 EVM 板完全相同(C1、C3开路、C2 15nF、C4 2.2nF、R2 330欧姆、R2、 R4 0欧姆)、EVM 提供了同时使用50MHz 和100MHz 作为 FPD 的示例。 因此、环路滤波器似乎也应该起作用。 您能不能帮助我找出为什么100MHz 自动校准失败？ 此外、为了缩短全辅助模式下的锁定时间、是否还有其他方法？ 我已经将 LD_DLY 设置为0、并且仅发送在切换时更改其值的寄存器。 增加电荷泵电流似乎也会有所帮助、是否有任何负侧可以这么做？ 感谢您的回复。

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    TI__Guru**** 2386610 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    尊敬的 John：

    (自动) VCO 校准时间取决于等于 fosc / 2CAL_CLK_DIV 的状态机时钟。 5µs 辅助模式无需校准、没有校准时间、Δ"校准"时间是寄存器响应时间和 LDO 响应时间的总和。 因此、基准时钟频率无关紧要。 环路滤波器对于 PLL 频率变化的响应时间很重要。 如果您需要更快的锁定时间、环路带宽应较宽；相位裕度约为50度；伽马系数接近1。 您可以使用 PLL SIM 来设计环路滤波器。

    VCO 校准是在开环环境中执行的、因此校准数据不依赖于 FPD。 在 FPD = 50MHz 或100MHz 的情况下、您可以在全辅助模式下使用相同的校准数据。

    我不知道为什么您无法在 FPD = 100MHz 时获得自动校准功能、FCAL_HPFD_ADJ = 0x2且 FPD 为100MHz 吗？

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    TI__Guru**** 2386610 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    Noel、感谢您的快速回复。 我刚刚发现代码中有一个拼写错误、导致100MHz 时出现问题。 现在、100MHz 工作正常、锁定时间得到改善(从 MUX 到示波器)。 当 FPD 从50MHz 更改为100MHz 时、锁定时间从15us 缩短到~12us。 在100MHz 时、然后我将电荷泵电流从默认2500uA 调整为最大6875uA、锁定时间从~12uS 增加到~5uS、这与数据表规格相匹配。 是否有任何负侧可保持最高的电荷泵电流？

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    TI__Guru**** 2386610 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    尊敬的 John：

    随着电荷泵电流的增加、FPD 杂散会更高。  

    由于原始环路滤波器的设计采用100Mhz FPD 和2.5mA 电流、因此如果增大电流、环路带宽将更高、锁定时间通常会更短。 但是、您需要确保在此设置下的相补角仍然良好。 使用 PLL SIM 来验证和重新设计您的环路滤波器。

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    TI__Guru**** 2386610 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好、Noel：

    我使用 FPGA 进行了额外测试、以每250uS 获取开关频率期间的最大延迟(FPGA 可在整个测试时间内节省最差的延迟)。 在第一个测试中、它在13MHz 和14MHz 之间切换、最差的延迟为~6uS、持续大约10秒；1分钟后、延迟可能高达70uS。 在第二个测试中、频率从13MHz 变为1300MHz、步长为1MHz、最差延迟为~27us 10秒；10分钟后、FPGA 捕获的最差延迟为150uS。 我希望锁定时间不会发生如此大的变化，因为所有内容都是定义的并且应该是可重复的。 相同频率下不同锁定时间的原因可能是什么？ 有什么解决问题的方法吗？ 谢谢。