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[参考译文] LMK00304：交流耦合时 VCMD 的偏置

admin
Guru**** 2756805 points

Other Parts Discussed in Thread: LMK00304

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1125958/lmk00304-biasing-for-vcmd-when-ac-coupling

器件型号：LMK00304

您好专家、

我的 CTM 希望为 LMK00304提供交流耦合输入。 我看到下面的文章说、内部偏置可提供-0.3V 的输入偏移。 我只想确认这个内部偏置为输入提供了共模电压(VCMD>0.25V)、所以不需要外部偏置？  LVDS 和 HCSL 信号都能正常工作？  谢谢。

e2e.ti.com/.../lmk00304-input-lvds-ac-coupling

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    TI__Guru**** 2756805 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    你好、Zach、

    使用选项 B 时仍需要终端、但不需要偏置、因为 LMK00304输入缓冲器中存在内部偏置。 这也适用于 HCSL。

    我还使用  LMK00304 IBIS 模型进行了检查、以确认使用 HCSL 输入的内部偏置。 在 VID 为800mV 时、VCM 读数约为800mV、这在数据表规格范围内。

    此致、

    Jennifer

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    TI__Guru**** 2756805 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好、Jennifer、

    请问您将哪种仿真工具用于 IBIS 模型？ 我想自己尝试一下。 谢谢。