[参考译文] LMK04828：CLKin0/0*输入

您好、Gil、

最直接的方法通常是提供直流耦合输入。 典型的 CLKinX 50kΩ 是通过~20k Ω 阻抗生成的自偏置电平。 借助直流 输入源、可以轻松覆盖默认偏置。 但是、这会阻止 LOS 检测的使用、LOS 检测可能不是一个选项；由于直流耦合输入是针对2.5V 或3.3V LVCMOS 输入设计的、信号摆幅要求会大幅增加。

如果需要或首选交流耦合、内置失调电压应将引脚偏置为 静态状态-在不显著影响信号完整性的情况下、不能进行进一步的更改。 当输入通过0.1µF μ F 电容器进行交流耦合时、交流耦合截止频率非常低(~100Hz)；耦合到 CLKin0输入路径上的任何超过~50mV 的信号都会导致输入级 切换、包括交流耦合电容器和 DAP 接地之间的50mV 接地噪声。 在实践中、假设在交流耦合和 DAP 接地之间的共模电压下通过连续的本地接地平面可以有效地降低共模噪声、输入路径上的50Ω Ω 端接至接地需要在观察到50mV 信号之前在 CLKin0信号路径上自发产生1mA 电流。 如果在设计中以伪波方式生成此类信号、则可以考虑在铜平面之间布设 CLKin0布线。 交流耦合后信号的剩余部分仍然是高阻抗、并且可能易受耦合信号的影响、但布线长度足够小、使得电容或天线耦合效应最小。

您还可以将 CLKin0_OUT_MUX 配置为关闭状态、以确保 CLKin0上的任何信号都不会通过 CLKin0输出传播。 这不会阻止 CLKin0级切换、也不会阻止 CLKin0振荡作为杂散通过电源耦合到 CLKin1路径上、 但是、减小器件中承载或重复 CLKin0信号的路径长度和级数将最大程度地减少 CLKin0路径的耦合和杂散效应。

此致、

Derek Payne

您好、Gil、

很抱歉耽误你的时间... 我们有一些 E2E 后端更新混合了任务。

[引用 userid="326529" URL"~/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1031517/lmk04828-clkin0-0-inputs/3832546 #3832546"]那么，我们在这里是否没有危险？

对我来说是肯定的。

[引用 userid="326529" URL"~/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1031517/lmk04828-clkin0-0-inputs/3832546 #3832546"]

如果我们仍然决定在两个输入上添加一个 pu/PD、那么这里允许输入之间的直流失调电压是多少？

我们可以使用什么 PU/PD 值？ (考虑 到器件内部产生的内部自偏置电平)。

[/报价]

在 MOS 模式下、输入可以是直流耦合的、所以直流偏置可以尽可能宽... 只要您仍然能够超过差分正/负阈值。 我建议 pu/PD 组合的迟滞值为50mV 至100mV、< 5kΩ 总和。 如果您需要、可以使 PU || PD 等效值为50Ω Ω 单端终端、但这会消耗大量直流电流以保持偏置电平。

[引用 userid="326529" URL"~/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1031517/lmk04828-clkin0-0-inputs/3832546 #3832546"]3. 关于 CLKin0/0*的输入电路：双极模式和 MOS 模式有何区别？[/QUERP]

• 通常在双极模式下、器件内部的输入引脚上有一组三个反并联二极管、用于钳制差分输入摆幅并防止输入饱和或损坏。 双极模式在~1pF 的内部交流耦合、VCM 设置为标称值1.65V、并具有50kΩ Ω 范围内的偏置 PU/PD 电阻器对。 理论上、您不需要严格使用交流耦合双极模式、但直流耦合信号应与内部偏置设置的标称1.65V VCM 相匹配、以防止差分对因大信号而饱和；我们的所有仿真和验证都是使用外部交流耦合电容进行的。 OSCin 硬编码为双极模式。 由于 BJT 与 MOSFET 器件物理特性、双极模式本底噪声和1/f 总体上略有改善-总噪声可能为几 dB。
• MOS 模式支持 LVCMOS 等信号类型的直流耦合。 从技术上讲、MOS 模式具有来自输入差分对中 MOSFET 栅极的内部交流耦合、但我们在数据表中不将其视为"交流耦合"。 MOS 模式也偏置为标称1.65V VCM。 在直流耦合配置中、可以通过低阻抗源(例如 LVCMOS 输出)轻松覆盖偏置结构。 MOS 模式还支持外部交流耦合。 1/f 和本底噪声性能比双极性差一些、但大多数情况下这是可以的、因为时钟输入由 VCXO PLL 清除。
• 您只能在 MOS 模式下使用 LOS 检测、并且必须在引脚上进行交流耦合、并且没有外部偏置、才能正常工作。 这可归结为 LOS 检测器的直流输入电流灵敏度、从而使结果丢失。
• MOS 模式通常是基于 LVCMOS 的直流耦合 SYSREF 或某种单端 CMOS 同步信号(从 CLKin0到 SYNC/SYSREF 子系统)的首选、这是因为它可以避免您在线程开始时针对计时精确信号提出的所有问题。

此致、

Derek Payne