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https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1031913/cdci6214-cici6214-phase-jitter
您好！
进行了比较。 CH1为50m AC-LVPECL、CH2为100m HCSL、CH3为25M 双路 LVCMOS。 输入为25M OSC。
适用于50m AC-LVPECL。 芯片组输入标准<1ps@12k~20M、但我们的测量结果约为1.5ps。
我们能否通过 优化/调整 CDCI6214代码获得更低的相位抖动？
谢谢
您能否向我发送.TCS 配置文件(在 Ticspro 中、文件-保存)？
此致、 Hao
e2e.ti.com/.../0818_5F00_CDCI6214_5F00_V1.tcs
请参阅附件中的.TCS 文件
配置对我来说是正确的。 它应是外部原因：
测量方法。 不正确的相位噪声测量可能会提高相位本底噪声。 需要注意的两点：(1)将 SMA 电缆直接焊接到 PCB 布线上(剥离 SMA、将内部导体焊接到信号布线、将外部导体焊接到接地)(2)使用低噪声平衡-非平衡变压器。 如果没有、只需测量单端相位噪声。 请记住添加直流块、以免将直流电流注入 PNA。
2、如果上述内容已经过测试、但本底噪声仍然很高(与数据表中的相位噪声图相比、10MHz 及以上的相位噪声)、那么电源可能是原因。 尝试使用更清洁的电源(LDO)对其进行故障排除。
此致、
Hao
我认为测量方法应该是正确的、 因为100MHz HCSL 相位抖动会传递到 PCIe Gen3、 如果可以 优化/调整代码以符合规格，则更好。
我们将尝试在电源上进行调试。
也是如此。
您是否有50MHz AC-LVPECL 相位抖动数据？ 50MHz AC-LVPECL (12K-20M)上的 CDCI6214功能是什么？
我没有50MHz 时的相位噪声图、但您可以使用等式20logN 来估算50MHz 时 PN 在另一频率下的相位噪声。 例如、如果10kHz PN @156.25MHz =-130dBc/Hz、则可以估计10kHz PN @50MHz 为-130 - 20log (156.25/50)=-140dBc/Hz。 这样、您就可以使用数据表中的相位噪声图来估算其他频率下的相位噪声。
