[参考译文] 150 MHz 32位计数器

我不需要生成时钟、但我需要一个具有32个并行输出的32位计数器、该计数器将接收高达150MHz 的射频信号作为输入(当然已正确放大) 1秒、然后告诉我低至单赫兹的确切频率。  

您好、Alvin、

很抱歉造成混淆。 我们还有一个负责的组织、将与您讨论 TI 的选项。

我现在要把它转移给他们！

Alvin、

当我们等待另一个团队的回复时、我想指出、这似乎是您可以使用 CPLD 和射频到 CMOS 缓冲器处理的问题。 为了更加精确、您似乎需要一些基本构建块：

• OCXO 或某种 GPS 锁等精确参考、精确表示一秒
• 一个计数器可计数至150MHz、另一个计数器可用于您的精确基准
• 同步启用或禁用基准计数器的测量计数器的机制
• 某些器件可接受输入射频信号并产生与计数器兼容的输出信号(LVCMOS 或等效器件)

我认为、高精度基准的最简单选择是 LVCMOS OCXO (在10MHz 下有许多可与大多数分立式或 CPLD 数字逻辑良好配合使用)。 如果您还想了解其他参考资料、我们可以提供更多有关如何最好地使用该参考资料的指导(如果需要)。

计数器是这些构建块中最简单的一个； 一个很好的起点是级联 SN74LV4040A、工作频率高达75MHz 左右、3.3V 电源时具有轻负载(5V 时更高、但3.3V I/O 不起作用)、这对于任何 OCXO 或频率基准来说都足够、并可以充分利用良好的测量计数器。  我检查了我们的计数器产品系列、但我认为我们没有任何额定电压为150MHz 的离散计数器、因此进入测量计数器的第一级(或两级、为了安全)可能应由 Qbar 连接到 D 的 D-flip-flop 驱动(例如、SN74AUP2G80)。 同样、单个 CPLD 可能会替代所有这些计数器、但如果您担心在150MHz 下满足设置和保持要求、可能仍希望添加一个或两个外部 D 触发器以减小 CPLD 的输入频率范围。 请注意、操作不需要预设和清零：您始终可以执行 START 和 STOP 计数之间的差异。

您还需要一些逻辑来重置计数器并将参考计数解码为持续一秒的启停使能脉冲。  分立式实施可能涉及到少数几个数字比较器(例如 SN74HC688)、这些比较器可查找一秒的基准脉冲的精确值、从而触发与计数器清零和测量计数器窗口相关联的 S-R 锁存器； 一些测量切换可能会重置锁存以开始测量计数、参考计数器将退出清除条件并开始计数、并会在预编程值处自动停止。 同样、这也可以通过 CPLD 来实现、从而大幅降低成本和减少组件数量。   

要将测量射频信号转换为 LVCMOS 信号、可以使用 LMK00804B 等输入缓冲器。 由于 LMK00804B 具有同步使能功能、因此可以非常轻松地启动和停止频率计数器：将使能端连接到基准计数器 S-R 锁存器或 CPLD 等效器件。 如果您的测量信号始终保持在150MHz 左右、则压摆率可能不会出现问题、但如果测量信号频率可能较低(例如15MHz)、则可能会导致压摆率问题；建议通过高速比较器使用替代低频路径。

此致、

我所要求的就是计数器。 我可以执行所有胶合逻辑、也可以使用微芯片图片计算机执行大部分胶合逻辑。 我不需要精确的时间间隔为1秒。 一个32768晶振对于我的接收器输出来说已经足够好了。 什么 D floop 的额定值为5ns？ 75 MHz 32位计数器是什么？

我需要5伏器件