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[参考译文] LMK04826:LVDS 时钟路径上的560 Ω 终端电阻器

Guru**** 2510095 points
Other Parts Discussed in Thread: LMK04826

请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/971947/lmk04826-560ohm-termination-resistor-on-the-lvds-clock-path

器件型号:LMK04826

您好!

我的客户正在使用具有以下时钟输出的 LMK04826。

   DCLKOUTx:器件 REFCLK 的245.76MHz LVDS 时钟

   SDCLKOUTx:JESD204B SYSREF 的0.96MHz LVDS 时钟

客户在 LMK04826数据表中发现、使用100欧姆内部终端时需要560欧姆终端。

因此、它们通过添加560 Ω 终端来测试下面的两种情况。

案例1:

DCLKOUTx 245.76MHz 时钟上没有问题、但是 SDCLKOUTx 0.96MHz 时钟的负线上没有输出。

案例2:

DCLKOUTx 245.76MHz 时钟上没有问题、但是在 SDCLKOUTx 0.96MHz 时钟上输出了异常信号、如下所示。

560 Ω 终端应用条件是否因输出时钟速率而异?

请告诉我们问题的原因以及解决方法。

谢谢你。

JH

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    您好、JH、

    在第2种情况下、是否可以将 FPGA 的内部端接设置为断开、并将电阻设置为100欧姆?

    73、
    Timothy

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    您好、Timothy、

    我的客户有两种类型的电路板、分别是 Case1和 CASE2。

    它们经测试可根据 TI 在最新数据表中的建议添加560 Ω 终端。

    请帮助我们在两种情况下使用100欧姆的 FPGA 来解决问题。

    谢谢你。

    JH

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    您好、JH、

    好的-对于故障排除、在多少个电路板上观察到了这种情况?  是否有电路板没有问题?  您能不能建议使用哪种 FPGA?  我想回顾一下它的输入端接配置信息。

    对于这两种情况、请暂时将 SDCLKoutx 正负输出短接并释放。  输出是否开始工作?

    对于这两种情况、如果更改 SYSREF 分频器以同时提供245.76MHz 的输出、输出是否正常工作?  接下来、将频率减半并重复测试、直至达到断点。

    73、
    Timothy

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    您好、Timothy、

    在您的帮助下、客户发现交流耦合帽插入不正确。 感谢你的帮助。

    是否有基于时钟类型或频率选择交流耦合电容值的指南? 或者0.1uF 是理想值吗?

    此致、

    JH

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    您好、JH、

    对于较低的频率、您可以增大该值、其思路是防止电容器明显放电。  例如、由于这是一个50欧姆系统、时间常数 RC = 50欧姆* 0.1uF = 5us。  5us 的频率为200kHz。  在0.96MHz 时、您的时间常数仅为5倍以下、因此您可能会看到少量放电...  我实际上看不到这方面的任何问题、但使用1uF 会减少放电。

    对于较高的频率、您必须查看电容器的非理想性质、当您达到足够高的频率(通常为 GHz)时、电容器实际上可能会变成电感、并且随着频率的增加、组件的阻抗将增加。  在这些情况下、通常可以考虑100pF 等较小的值。  请参考电容器的模型、了解电感在多高的频率下产生、以及电容器在该频率下的电抗是否正常。

    但在大多数情况下、0.1uF 是一个很好的值。

    73、
    Timothy