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[参考译文] LMK04828:分配模式相位噪声

Guru**** 2502205 points
Other Parts Discussed in Thread: LMK04828, DAC37J82

请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/968839/lmk04828-distribution-mode-phase-noise

器件型号:LMK04828
主题中讨论的其他器件: DAC37J82

你(们)好、Liam

 我们希望在分配模式(无 PLL)下使用具有以下参数的 LMK04828:

输入时钟= 800MHz

输出时钟1 = 800MHz

输出时钟2 = 200MHz

您是否有上述情形的相位噪声图?

这用于 TI DAC37J82器件。

请提供建议

此致

皮埃特

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    您好、Piet、

    下面是当 LMK04828处于分配模式且输入频率为1000MHz 时、1000MHz 输出的相位噪声图。 这些数据是我们与您的方案最接近的数据。

    800MHz 输出的相位噪声图应遵循与上述图类似的趋势。

    此致、

    起亚拉赫巴

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    你好,起亚

    感谢您的反馈和图表。  

    您还能不能有一个具有800 MHz (或1000 MHz)输入的~ 200 MHz 输出图。

    谢谢

    皮埃特

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    你好,起亚

    与上述相关、我注意到 CLKIN 上的最大输入频率为750MHz、对于 Fin.

    • 单/双 PLL 模式下输入频率的限制因素是什么?
    •  在单/双 PLL 模式下、800MHz 输入频率是否完全可能?

    此致

    皮埃特

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    您好、Piet、

    遗憾的是、我们没有分布模式下~200MHz 输出的任何图。

    输入频率的限制因素是输出缓冲器。 每种输出格式将具有不同的输出缓冲器、以产生不同的信号摆幅。 直到输出分频器(通过通道分频器)、器件将能够生成更高的频率。 一旦信号到达输出缓冲器、输出格式(LVDS、LVPECL、LVCMOS)将限制频率。  

    3.在单路/双路 PLL 模式下不可能达到800MHz 的输入频率。 单 PLL 模式下的最大输入频率为500MHz、双 PLL 模式下的最大输入频率为750MHz。

    此致、

    起亚拉赫巴

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    你好,起亚

    感谢您的回复。

    1.您是否有一个更常用的245MHz 分布模式图或另一个接近200MHz 的频率?

    2.我对此并不是100%清楚。 相同的输出引脚是否未用于分配或 PLL 模式、LVPECL 的最大输出频率为3.1GHz?

    3.输入时钟引脚模式(多路复用器选择)是否不决定最大频率?
       即,Fin 为3100 MHz,fFBClkin 为750 MHz,CLKIN_0/1/2为750 MHz,OSCin 为500 MHz?

    请提供建议

    此致

    皮埃特

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    您好、Piet、

    1.我可以为您提供的最佳单环路模式相位噪声图为245MHz (如下所示)。

    2/3. 在单环路模式下、唯一的输入是 OSCin、如下所示。

    由于这是唯一的输入、因此输入频率受限于 OSCin 频率范围(如下所示)。

    在双环路模式下、唯一的输入是 CLKIN、如下所示。

    由于这是唯一的输入、因此输入频率受 CLKIN 频率范围的限制(如下所示)。

    在分配模式下、有三个可能的输入:CLKIN、FIN 和 OSCIN (如下所示)。

    分配模式的最大输入频率取决于使用的输入。 对于 CLKIN 输入、最大输入频率将为750MHz、如上所示。 对于 OSCin 输入、最大输入频率将为500MHz、如上所示。 对于 Fin 输入、最大输入频率受以下 Fin 频率范围的限制。

    总之、输入类型会限制最大输入频率、只有当器件在分配模式下使用且800MHz 信号馈入 Fin 引脚时、才可以使用800MHz 输入。

    此致、

    起亚拉赫巴

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    你好,起亚

    感谢您提供相关信息。

    这是否意味着在使用 CLKin1/Fin 输入时、在单 PLL 模式下输入频率可以高于750MHz、因为 Fin 和 CLKin1是相同的物理引脚?

    此致

    皮埃特

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    您好、Piet、

    单 PLL 模式将 OSCin 作为输入(如上一篇文章中的图21所示)。 OSCin 的最大输入频率为500MHz、因此在单 PLL 模式下、输入频率不能大于500MHz。

    分配模式是可使用高于750MHz 输入频率的唯一模式。 分配模式是唯一使用 Fin 作为输入的模式。

    此致、

    起亚拉赫巴

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    你好,起亚

    很抱歉,我的错误。

    我指的是使用 Fin 输入的双环路模式(图18)。

    从引脚列表中、fin 和 Clkin1是相同的引脚、请参阅下文。

    是否存在功能/性能差异、具体取决于使用 CLKin1引脚的模式、例如分配模式或 PLL 模式?

    此致

    皮埃特

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    您好、Piet、

    在分配模式下、输入频率馈入时钟分频器、然后从器件输出。 由于我们仅在分配模式下对频率进行分频、因此可以使用更高的输入频率。 这就是我们可以使用3.1GHz 的 Fin 限制的原因。

    在双环路模式下、输入频率馈入 PLL。 如果一个大频率被馈入 PLL、PLL 将不能锁定到该输入频率(由于相位检测器频率和 VCO 频率的限制)。 这就是我们使用750MHz CLKIN 限制的原因。

    此致、

    起亚拉赫巴

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    你好,起亚

    感谢您的反馈。

    此致

    皮埃特