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[参考译文] CDCE62005：在手动和自动模式下 CDCE62005RGZT 的原理图审阅和寄存器值

admin
Guru**** 1810550 points
Other Parts Discussed in Thread: DAC3282
请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/968037/cdce62005-schematics-review-and-register-value-for-cdce62005rgzt-in-both-manual-and-automative-mode

器件型号：CDCE62005
主题中讨论的其他器件：DAC3282

您好、德州团队
我们在设计中使用 CDCE62005RGZT。 主要参考时钟是来自 FPGA 的25MHz。 我们还提供了来自晶体振荡器 TXETCLSANF-25.000000的次级参考时钟选项。 我们未使用输出通道1 (U0N、U0P)。 适用于 DAC3282 @LVPECL 时钟210MHz 的输出通道(U1N、U1P)适用于 ADS5482IRGCT@LVDS 时钟105MHz 的输出通道(U2N、U2P)适用于 Xilinx FPGA @LVDS 时钟105MHz 的输出通道(U4N、U4P)。我们必须解决的设计问题是什么？ PLL 锁定的寄存器值是多少？ 我发现从软件工具生成寄存器值非常困难。 你能提供这个吗？ 我需要手动模式和汽车模式的寄存器值。 我已经从软件中尝试过、但 PLL 锁定问题仍然存在。 我将附上原理图文件以供详细查看。 请在原理图文件中提供任何有用的回顾点。
谢谢、此致
Balvan Singh

研发工程师(硬件)
电话：918683919824

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    TI__Guru**** 1810550 points
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    您好、Balvan、

    您可以执行 File -> Save As 以十六进制格式导出寄存器值。

    R8[6]反映数据表48中所示的 PLL_LOCK 引脚状态。

    请确保 POWER_DOWN 引脚和 SYNC 引脚处于高电平。 您可以从软件中的默认配置开始、然后查看是否可以锁定 PLL。

    此致、
    Hao

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    TI__Guru**** 1810550 points
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    你(们)好

    我已经检查，Power_Down 和 Sync 引脚都是高电平。 但 R8[6]为低电平。  

    我使用以下寄存器值  

    寄存器
    0 68400320
    1 81860320
    2 EB060300
    3 680A0300
    4 EB060310
    5 10041BF0
    6 C60E0CF0
    7 BD887BF0
    8 80001808

    端口
    0 DD
    1 EB
    2 DF
    3 F9

    输入
    第25条国际刑法
    19.2秒
    AUX 0

    在 TCL 中、它显示的输出频率与我们所需的输出频率大致相同。 PLL 锁定 LED 最初为低电平、但经过一段时间后、PLL 锁定 LED 不为低电平。 随着时间的推移、其强度也会降低。  

    请建议对寄存器值进行任何更改、以便 PLL 锁定 LED 的强度不会定期降低和降低。

    谢谢和此致，

    Balvan Singh

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    TI__Guru**** 1810550 points
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    您好、Balvan、

    请检查以下项目：

    1.手动选择 PRIREF (而不是自动选择)

    重新计算环路滤波器值(工具->环路滤波器)、以便不会出现警告。

    3.对于完整性检查，请从默认配置(工具-> GO 默认配置)开始，然后从该配置开始。

    此致、
    Hao

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    TI__Guru**** 1810550 points
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    你(们)好

    感谢您的支持。

    现在问题已解决。

    此致

    Balvan Singh