[参考译文] LMK04821：难以设置固定数字延迟

您好！

很抱歉耽误你的时间、我们将在24小时内回复。

此致、
Hao

您好、zvoros、

首先、请记住、这是 固定 的数字延迟。 无论同步过程重复多少次、只要数字延迟寄存器在同步之间具有相同的值、两个输出之间的相位都应可重现为相同的偏移。

可将替代分频值视为显式告知分频器保持输出高电平或低电平的时间。 对于固定数字延迟、这基本上不相关、因为在计算数字延迟时输出状态为静音。 但是、这对于 动态数字延迟非常重要、因为在动态数字延迟期间、输出不会被静音。 对于动态数字延迟、 可以指定输出时钟在延迟移位周期内应保持高电平/低电平的 VCO 周期数、以便 更好地控制移位周期的占空比。

在给定的示例中、延迟值总和为8和9、这意味着第一个时钟应延迟8个 VCO 周期、第二个时钟应延迟9个 VCO 周期。 在 固定数字延迟中、您将看到的只是相对于第一个时钟、在第二个时钟启动前额外增加的单周期 VCO 延迟。 在 动态数字延迟中、您将看到第二个时钟具有单个时钟周期、其中输出在5个 VCO 周期内保持低电平、从而有效地在第二个时钟上相对于第一个时钟产生一个 VCO 周期的延迟。

给我更多的时间来解释 您提供的寄存器写入序列；我相信我了解正在执行的操作、但我想通过在我们的实验中复制您在电路板上的编程来进行确认。 今天稍后、我将提供更新。

此致、

Derek Payne

您好 Derek、

非常感谢您的反馈！

这很清楚、这正是我们需要的：我们的设置是静态的、也就是说、一旦我们知道参数是什么、我们就不会更改它们。  

我还忘记了在我的原始帖子中提到、我们正在尝试 在嵌套零延迟双环路配置中完成此操作、如图所示。 数据表的第20部分。 我们输入50MHz 基准信号、并希望生成12.5MHz 和100MHz 的基准信号。 输出应 与基准进行锁相。 我们通过12.5MHz SYSREF 关闭 PLL。  

我们几乎可以设置所有内容、频率、SYSREF 的全局数字延迟、SYSREF 输出的本地数字延迟、器件时钟和 SYSREF 输出的本地模拟延迟。 唯一缺少的是器件时钟的本地数字延迟。 我们希望 Lo 能够将相对于 SYSREF 的相位延迟360度以上、即10ns。 仅模拟延迟就无法让我们实现这一目的。  

我还注意到，我们原来的顺序是执行第9.3.3节中的指示。 没有可靠地工作。 我认为缺少一个步骤。 我已修改了代码、现在我们已经完成了以下操作：  

异步函数 write_phase ()｛
  //通道0的写入阶段、0x101
  WRITE_PHASE_寄存 器(257)
  等待睡眠(300)

  //通道2的写入阶段、0x109
  WRITE_PHASE_寄存 器(265)
  等待睡眠(300)

  //清除0x106
  寄存器['262']= 0
  WRITE_PHASE_寄存 器(262)
  等待睡眠(300)

  //清除0x10e
  寄存器['270']= 0
  WRITE_PHASE_寄存 器(270)
  等待睡眠(300)

  //清除0x144：0、0x144：1、0x144：7
  寄存器['324']= 0
  WRITE_PHASE_寄存 器(324)
  等待睡眠(300)

  寄存器['323"]= 145
  WRITE_PHASE_寄存 器(323)
  等待睡眠(200)
  //切换0x143：5
  寄存器['323"]= 177
  WRITE_PHASE_寄存 器(323)
  等待睡眠(2000)
  寄存器['323"]= 145
  WRITE_PHASE_寄存 器(323)
  等待睡眠(3000)
  寄存器['323"]= 17
  WRITE_PHASE_寄存 器(323)
  等待睡眠(200)
  
  //设置0x106：7
  寄存器['262']= 128
  WRITE_PHASE_寄存 器(262)
  等待睡眠(300)

  //设置0x10e：7
  寄存器['270']= 128
  WRITE_PHASE_寄存 器(270)
  等待睡眠(300)

  //设置0x144：0、0x144：1、0x144：7
  寄存器['324']= 131
  WRITE_PHASE_寄存 器(324)
  等待睡眠(300)

  console.log ("写入的相序")
｝

因此、除了器件时钟的数字延迟外、我们还可以可靠地设置所有内容。  

Zvoros、

就我所能知、第二个序列正在正确执行一切操作来设置固定的数字延迟-当我在实验中使用不同的 CNTH/CNTL 值测试您的同步过程时、我会得到预期的器件时钟到 SYSREF 相位变化。 我确实注意到、在第一个设置块中、您将0/2输出的两个 CNTH/CNTL 寄存器都设置为0、并且您的同步过程写入这些寄存器、但不显式更新它们。 您是否在进行更新并尝试检查器件时钟相对于 SYSREF 的相位位置？ 例如、如果在 CNTH+CNTL=4的情况下执行同步例程与 CNTH+CNTL=5的情况下执行同步例程、则器件时钟与 SYSREF 相位之间应存在单个 VCO 周期差异。

此致、

Derek Payne

您好 Derek、

感谢您的回复！

那么、这是否意味着一个步骤丢失了？  或者、您的意思是您没有找到寄存器['265']=...  本节中的陈述：

 //通道2的写入阶段、0x109
  WRITE_PHASE_寄存 器(265)
  等待睡眠(300)

GUI 回调会将相应的值写入寄存器数组，因此缺少的寄存器['265']=... 语句。 以下是 LMK 上的值流、当我们要更改 DCLKout0和 DCLKout2的相位时：  

[65928]
[67960]
[67072]
[69120]
[82944]
[82833]
[82865]
[82833]
[82705]
[67200]
[69248]
[83075]

前两 个数字是0x101和0x109寄存器、加上它们各自的值。 这些值对应136和120、即、这些值应为我们提供等于16 (8 + 8)和32 (16 + 16)个 VCO 周期的数字延迟。  

如果我们写入、而不是上面看到的内容  

[65894]
[67960]
[67072]
[69120]
[82944]
[82833]
[82865]
[82833]
[82705]
[67200]
[69248]
[83075]

我们应该分别得到12 (6 + 6)和32 (16 + 16)个 VCO 周期、即、如果我们测量 SDCLKout1和 DCLKout0之间的相位、我们应该会看到大约2400ps 的额外相移(我们在分频器为2的3GHz VCO 上运行)。 然而，绝对没有任何东西。

假设第二个输出的设置无关紧要、因为我们测量 SDCLKout1和 DCLKout0之间的相位、并且我们在 SDCLKout1上触发示波器。  SDCLKout1的相位被锁定在50MHz 基准信号上、这是应该的。

我认为、我们还可以排除 PC 和 LMK 之间的通信问题、因为所有其他设置都会导致我们预期的更改。 我知道我们正在使用定制的硬件和自己的软件、而不是评估板、但我认为我们有许多调试选项、所有这些似乎都表明我们在这方面都是正确的。  

Zvoros、

感谢您的澄清、我指的是寄存器['265']=... 部分、我很清楚、为了更改延迟、正在写入相应的寄存器。 没有缺失的步骤。

在进行双校验时、我看不到寄存器0x139 (313)写入以更改 SYSREF_MUX 的状态。 用于对 SYSREF_MUX 进行编程的原始值是连续 SYSREF、这表明 SYSREF 分频器输出用作同步信号、而不是切换 SYNC_POL 位。 虽然过去我没有看到将 SYSREF 分频器输出用作其自身源的问题、但这似乎不是您的目的、我怀疑这可能是您问题的原因之一。 在同步过程中、如果 SYSREF_MUX 设置为0 (正常同步)、在清除0x144中的位之前、结果是否发生变化？

此致、

Derek Payne