[参考译文] LMX2594：不良的输出相位噪声

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https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/982417/lmx2594-undesirable-output-phase-noise

器件型号：LMX2594

大家好、团队、

我正在使用 LMX2594构建 LO 的个人项目。寄存器配置如下所示。 PCB 原理图参考了 LMX2594EVA、包括环路滤波器设置。但在整个输出频段中、我会得到大约60k 的不良相位噪声。我不确定设计的哪一部分出错、请提供帮助！ 8GHz 时的输出射频频谱和相位噪声附于下方。如果需要、我可以提供更多详细信息。

4 年多前

0 admin 4 年多前

TI__Guru**** 2543770 points

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尊敬的 Martin：

您的100MHz 时钟来自哪里？我觉得这个问题与参考时钟的质量有关。

BTW、在 TICS Pro 中、当您看到某个东西变为黄色/红色时、请将鼠标悬停在该按钮上以查看使用提示。在这种情况下、SEG1_EN 为黄色、建议取消选中此位。

0 admin 4 年多前

TI__Guru**** 2543770 points

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Noel、您好！

感谢您的提示！我尝试将100uF 去耦电容连接到 LDO 3.3V 输出的 GND、问题迎刃而解。 LDO 输出最初为10uF、0.1uF 接地、但看起来不能正常工作。我对 LMX2594的 PN 性能有另一个疑问。目前、在我的设计中、在8GHz 输出时、100K 时、它只能实现-107dBc/Hz 的相位噪声、比8GHz 时的典型特性数据表中的相位噪声差6dB。我使用相同的100MHz 源和信号分析器使用 LMX2594EVA 进行了测试、结果相同。我想知道、除了获得更干净的100MHz 源之外、我还能做些什么来改进 PN。感谢您的任何建议、谢谢！

此致、

Martin

0 admin 4 年多前

TI__Guru**** 2543770 points

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尊敬的 Martin：

默认 EVM 环路带宽超过300kHz、因此在100kHz 偏移时、相位噪声将由 PLL 和参考时钟决定。同样、您需要使用非常好的参考时钟来查看合成器的实际相位噪声。

至于 PLL 噪声、使用更高的 FPD 使 N 分频器更小、可以降低 PLL 噪声。必须注意、最小值受到限制 N 分频器值与混频顺序间的关系。

0 admin 4 年多前

TI__Guru**** 2543770 points

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Noel、您好！

通过将 FPD 调整为200MHz、可以将100k 时的相位噪声降低约3dB。我目前正在尝试将输出射频设置为1KHz 阶跃、我发现在某些分数输出时、相位噪声看起来异常。下面是我在3826.501MHz 下测试的相位噪声以及 TICS 配置。通过将 FPD 更改为100M、相位噪声的形状看起来正常、但100k 时的相位噪声不够好。

0 admin 4 年多前

TI__Guru**** 2543770 points

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尊敬的 Martin：

您的配置将从 PLL 生成多个1kHz 和2kHz 杂散、因为您的环路带宽大于100kHz、您将在环路带宽内看到这些杂散。您可以尝试使 PLL_DEN = 10000001、这可能有助于减少杂散、但相位噪声可能会使位降级。

时钟和时序（参考译文帖）

时钟和时序（参考译文帖）(Read Only)

[参考译文] LMX2594：不良的输出相位噪声