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[参考译文] TPL5110:到 DRV 延迟的最短完成时间

Guru**** 1828310 points
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/994889/tpl5110-min-time-of-done-to-drv-delay

器件型号:TPL5110

大家好、只是想了解数据表中的措辞、DRV 响应 DONE 输入信号所需的最短时间为100ns、或者 DRV 在 DONE 进入活动状态之前是否必须有100ns 的延迟。   

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    您好 Ajayt、

     这两者的第一项声明是、在 DRV 完成后必须至少有100ns 的延迟、才能从低电平转换为高电平、因为该引脚由 µC Ω 驱动、 这种情况将是 DRV 与完成之间的关系、 TD_DONE 与图1中明确指出的相反。

    "100ns 是 DRV 响应 DONE 输入信号所需的最短时间"语句 与 DONE 与 DRV 之间的关系相关、t_done 表示这一状态的最小值为100ns。

    希望这对您有所帮助!