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[参考译文] LMK5C33216EVM：零延迟模式-需要详细信息

admin
Guru**** 2378650 points
Other Parts Discussed in Thread: LMK5C33216EVM, LMK5C33216
请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1007056/lmk5c33216evm-zero-delay-mode---details-required

器件型号：LMK5C33216EVM
主题中讨论的其他器件： LMK5C33216

尊敬的所有人：

我们尝试在零延迟模式下使用 LMK5C33216EVM、并使用 DPLLx_PH_OFFSET 通过定义的延迟来移动输出。 在第一个测试场景中、我在 REF0上使用10MHz 时钟、并通过 APLL1在 OUT0上生成10MHz 输出。

我的问题/意见是：

1.在哪里可以获得有关如何计算和选择正确的 ZDM 设置参数的详细信息？ 数据表、EVM 手册和编程指南对我没有实际帮助。 例如、在第9.3.8.1节中、数据表指出、ZDM 对 VCO 计算有影响、但不会影响如何处理 VCO 以及它是否包含在 TICS PRO 中。

2.最小和最大可变延迟有多大，如何计算(假设这些数字取决于 VCO 频率)？

3.如何访问 DPLLx_PH_OFFSET 寄存器？ 仅通过 TICS PRO SW 中的原始寄存器？

4.如果我尝试在 DPLL1-Window 中使用按钮'run script'，软件会返回一个 python 错误：'REF0_FREQ is not defined'(但是，它已定义)。

5. TicsPro 何时支持 ZDM 功能？

6.我使用 Si5338作为参考输入。 它满足了第7.5节中相应的所有要求、但我得到了 RFX_MISSCLK_STATUS 事件的列表。 即使在验证页面中将限制设置为最大值、也不会改善行为。 另一方面、即使我将基准设置为11MHz (而不是10MHz)、情况也不会变得更糟。 因此、我必须禁用缺少时钟窗口检测器。 这是否会导致 DPLL 不锁相(LOPL_DPLL1已设置)？

请提供建议吗？

此致、Thorsten

  • 0
    TI__Guru**** 2378650 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好、Thorsten、

    [引用 userid="488737" URL"~/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1007056/lmk5c33216evm-zero-delay-mode---details-required ]我们尝试在零延迟模式下使用 LMK5C33216EVM、并使用 DPLLx_PH_OFFSET 按定义的延迟移动输出。 在第一个测试场景中、我在 REF0上使用10MHz 时钟、并通过 APLL1在 OUT0上生成10MHz 输出。[/引用]

    这是可行的。  您需要将 OUT0、OUT4或 OUT10用于10MHz 的反馈时钟。

    [引用 userid="488737" URL"~/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1007056/lmk5c33216evm-zero-delay-mode---details-required ]1. 在哪里可以获得有关如何计算和选择正确的 ZDM 设置参数的详细信息？ 数据表、EVM 手册和编程指南对我没有实际帮助。 例如、在第9.3.8.1节中、数据表指出、ZDM 对 VCO 计算有影响、但不会影响如何处理 VCO 以及它是否包含在 TICS PRO 中。[/QUINT]

    在10MHz 的情况下、

    • 如果您转到要进行 ZDM 反馈的输出页面、请单击右下角的 OUT_X_Y_ZDM_EN = 1。  如果将 OUT0用于 ZDM、则还必须选择向哪个 TDC 提供反馈。
    • 对于10MHz 输入和输出情况、在用户控件的零延迟组中选择...
      • TDCx_ZDM_BYPASS_FB = 1 (旁路 FB DIV)
      • TDCx_ZDM_FB_PRE_by = 1 (旁路 FB 预分频器)
      • 根据您选择的输出和 TDC、TDCx_IN_SEL = 1或2。
      • TDCx_IN_DRV_SEL = 5 (旁路反馈分压器)
    • DPLLx 页面上。  在右上角、单击 DPLLx_ZDM_EN = 1。
    • 您可以使用 DPLLx_PH_OFFSET 进行调整。  更改后、按下软复位按钮。  尝试在100、000秒内进行调整。

    [引用 userid="488737" URL"~/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1007056/lmk5c33216evm-zero-delay-mode---details-required ]2. 最小和最大可接受延迟有多大，我如何计算它(我假设这些数字取决于 VCO 频率)？

    您将能够调整到10MHz 周期上的任何点。  我需要进行计算以确定总范围、但我认为这并不重要、因为它都是100ns 的模数。

    您是否想知道、您正在考虑使用 ZDM 和1PPS 等较低频率？

    [引用 userid="488737" URL"~/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1007056/lmk5c33216evm-zero-delay-mode---details-required ]3. 如何访问 DPLLx_PH_OFFSET 寄存器？ 仅通过 TICS PRO SW 中的原始寄存器？[/QUERP]

    DPLLx_PH_OFFSET 位于 DPLLx 页面(树中的 DPLL 下)。  它位于锁相组中水平线下方的右侧。

    [引用 userid="488737" URL"~/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1007056/lmk5c33216evm-zero-delay-mode---details-required ]4. 如果我尝试在 DPLL1-Window 中使用按钮'run script'、软件会返回一个 python 错误：'REF0_FREQ 未定义'(但是、它已定义)。

    请勿使用 DPLL1窗口中的运行脚本按钮。  要计算 DPLLx 环路滤波器和配置、请使用起始页底部的运行脚本。

    [引用 userid="488737" URL"~/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1007056/lmk5c33216evm-zero-delay-mode---details-required ]5. TicsPro 何时支持 ZDM 功能？

    可能在本月末之前完成。  否则、我预计将在下一个结尾处完成。

    [引用 userid="488737" URL"~/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1007056/lmk5c33216evm-zero-delay-mode---details-required ]6. 我使用 Si5338作为 REF-IN。 它满足了第7.5节中相应的所有要求、但我得到了 RFX_MISSCLK_STATUS 事件的列表。 即使在验证页面中将限制设置为最大值、也不会改善行为。 另一方面、即使我将基准设置为11MHz (而不是10MHz)、情况也不会变得更糟。 因此、我必须禁用缺少时钟窗口检测器。 这是否会导致 DPLL 不锁相(设置了 LOPL_DPLL1)？[/QUERP]

    您是否在开始页面底部的步骤7中单击了运行脚本？  这将有助于正确设置该参数。

    73、
    Timothy

  • 0
    TI__Guru**** 2378650 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好、Timothy、感谢您的帮助。 请在下面找到我的答案。

    您好、Thorsten、

       索克罗尔·索斯滕表示：
       我们尝试在零延迟模式下使用 LMK5C33216EVM、并使用 DPLLx_PH_OFFSET 通过定义的延迟来移动输出。 在第一个测试场景中、我在 REF0上使用10MHz 时钟、并通过 APLL1在 OUT0上生成10MHz 输出。

    这是可行的。  您需要将 OUT0、OUT4或 OUT10用于10MHz 的反馈时钟。

       索克罗尔·索斯滕表示：
       1.在哪里可以获得有关如何计算和选择正确的 ZDM 设置参数的详细信息？ 数据表、EVM 手册和编程指南对我没有实际帮助。 例如、在第9.3.8.1节中、数据表指出、ZDM 对 VCO 计算有影响、但不会影响如何处理 VCO 以及它是否包含在 TICS PRO 中。

    在10MHz 的情况下、

       如果您转到要进行 ZDM 反馈的输出页面、请单击右下角的 OUT_X_Y_ZDM_EN = 1。  如果将 OUT0用于 ZDM、则还必须选择向哪个 TDC 提供反馈。
       对于10MHz 输入和输出情况、在用户控件的零延迟组中选择...
           TDCx_ZDM_BYPASS_FB = 1 (旁路 FB DIV)
           TDCx_ZDM_FB_PRE_by = 1 (旁路 FB 预分频器)
           根据您选择的输出和 TDC、TDCx_IN_SEL = 1或2。
           TDCx_IN_DRV_SEL = 5 (旁路反馈分压器)
       DPLLx 页面上。  在右上角、单击 DPLLx_ZDM_EN = 1。
       您可以使用 DPLLx_PH_OFFSET 进行调整。  更改后、按下软复位按钮。  尝试在100、000秒内进行调整。
          
    TS：只是一个简短的附加信息：实际上、我们需要同步输入和输出时钟、它们之间的零延迟是很理想的、但并非100%必要。

    因此、我设置了 APLL1 (f_VCO = 5GHz)和 DPLL1、并完成了开始页面的所有步骤。 APLL1锁定和两个参考均有效(只要我省略 T_EARLY-CHECK)。 DPLL1为我显示了 LOPL_DPLL1和 LOFL_DPLL1、不能在开始页面的步骤7中将其删除。 我应用了高级设置(TDC = 1)、但我的输入和输出之间仍然没有稳定的关系。

    这是否由 DPLL1的 LOPL 和 LOFL 引起？

    我可以向您发送寄存器设置以进行调试吗？

       索克罗尔·索斯滕表示：
       2.最小和最大可变延迟有多大，如何计算(假设这些数字取决于 VCO 频率)？

    您将能够调整到10MHz 周期上的任何点。  我需要进行计算以确定总范围、但我认为这并不重要、因为它都是100ns 的模数。

    您是否想知道、您正在考虑使用 ZDM 和1PPS 等较低频率？

    TS：没错、即使我们对100Hz 也很满意。 此类100Hz 信号的最大漂移有多大？

       索克罗尔·索斯滕表示：
       3.如何访问 DPLLx_PH_OFFSET 寄存器？ 仅通过 TICS PRO SW 中的原始寄存器？      

    DPLLx_PH_OFFSET 位于 DPLLx 页面(树中的 DPLL 下)。  它位于锁相组中水平线下方的右侧。

    TS：谢谢！

       索克罗尔·索斯滕表示：
       4.如果我尝试在 DPLL1-Window 中使用按钮'run script'，软件会返回一个 python 错误：'REF0_FREQ is not defined'(但是，它已定义)。

    请勿使用 DPLL1窗口中的运行脚本按钮。  要计算 DPLLx 环路滤波器和配置、请使用起始页底部的运行脚本。
    TS：好的！

       索克罗尔·索斯滕表示：
       5. TicsPro 何时支持 ZDM 功能？

    可能在本月末之前完成。  否则、我预计将在下一个结尾处完成。
    TS：好的！

       索克罗尔·索斯滕表示：
       6.我使用 Si5338作为参考输入。 它满足了第7.5节中相应的所有要求、但我得到了 RFX_MISSCLK_STATUS 事件的列表。 即使在验证页面中将限制设置为最大值、也不会改善行为。 另一方面、即使我将基准设置为11MHz (而不是10MHz)、情况也不会变得更糟。 因此、我必须禁用缺少时钟窗口检测器。 这是否会导致 DPLL 不锁相(LOPL_DPLL1已设置)？

          您是否在开始页面底部的步骤7中单击了运行脚本？  这将有助于正确设置该参数。

    TS：是的、我单击了、但它不起作用。 更奇怪的是：我通过0RS (通过 C70和 C71)将38.88MHz-XO 信号连接到了 REF0_IN0_P、并从默认设置开始、然后在步骤2中为 REF0输入38.88MHz/CMOS 并激活 T_EARLY-DETECTOR。 REF0_VALID 状态和 REF0_MISSCLK_STATUS 都为高电平。 REF0_MISSCLK_STATUS 如何为高电平(XO 自行检查)、如果缺少时钟、过载状态如何有效？

    在将 CH0和 CH1的输出频率更改为38.88MHZ 并通过步骤5-7步进后、我希望 XO 和 OUT 之间实现同步输出。 但是、信号不同步(此假设是否正确？)。 查看状态页面可以了解为什么 DPLL2和 APLL2失锁。 我出了什么问题？

    此致、提前感谢您、
    Thorsten


    73、
    时间

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    TI__Guru**** 2378650 points
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    Thorsten、

    Timothy 今天是 ooo，对拖延表示歉意。 在我们等待的过程中、您能否从您的设置上传最新的.TCS 文件？ (File -> Save、而不是导出十六进制寄存器)。 如果我们可以在我们的设置上加载您的配置、我们可能可以缩小与自相矛盾的 REF0_VALLE/REF0_MISSCLK_STATUS 以及 DPLL ZDM 配置和锁定问题有关的任何内容。

    此致、

    Derek Payne

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    TI__Guru**** 2378650 points
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    尊敬的 Derek：

    很抱歉、回复迟了、但我测试了很多、并取得了一些进展：

    1. 对于10MHz、1MHz 和200kHz 的参考输入、我能够设置 OUT0和 OUT4 (我必须移除评估板上的 L1和 L2)、这样我就可以单独延迟它们。 我认为使用 SoftReset 会更频繁地帮助我。

      但是、REFX_MISSCLK-Issue 仍然存在： https://hidrive.ionos.com/lnk/YvilFSzP

      下面显示了所使用的验证设置： https://hidrive.ionos.com/lnk/1BCFF5sE

      并且仍然：如果我启用 T_EARLY 级、时钟将变为无效(即使我使用38.88MHz-XO 作为输入)。

      请在此处(https://hidrive.ionos.com/lnk/nrilFUvm)找到10MHz 输入和输出所需的 TCS 文件。
    2. 目前、我正在处理1kHz 输入和输出、但迄今为止我没有成功。 您能否调整所附文件、使其与 OUT0和 OUT4的 ZDM 一起使用1kHz 输入和输出？
    3. 通过 GPIO 启动 SYSREF 的文档与 TICS PRO 不匹配。 因此、我在输出级中使用了连续模式。

    4. 您能否为我们提供用于计算环路滤波器的代码？

    5. 在我们的应用中、REF 输入可以在1kHz 和100MHz 之间变化、我们需要动态调整 PLL 设置。 是否可以通过 I2C 或 SPI 在 REF 验证期间提供频率测量的结果？ 这会使额外的频率计数器过时。
      如果这是不可能的、您是否认为 ToD 计数器可用于确定基准频率？

     最后：再次感谢您和 Timothy 的大力支持。

     此致、
    Thorsten

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    TI__Guru**** 2378650 points
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    您好、Thorsten、

    [引用 userid="488737" URL"~/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1007056/lmk5c33216evm-zero-delay-mode---details-required/3724303 #3724303"]但是，REF_MISSCLK-Issue 仍然存在： https://hidrive.ionos.com/lnk/YvilFSzP

    让我确认 REFX_MISSCLK 极性。

    [引用 userid="488737" URL"~/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1007056/lmk5c33216evm-zero-delay-mode---details-required/3724303 #3724303">目前我正在处理1kHz 输入和输出、但迄今为止我没有成功。 您能否调整所附文件、使其能够与 OUT0和 OUT4的 ZDM 一起使用1kHz 输入和输出？[/quot]

    [引用 userid="488737" URL"~/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1007056/lmk5c33216evm-zero-delay-mode---details-required/3724303 #3724303">目前我正在处理1kHz 输入和输出、但迄今为止我没有成功。 您能否调整所附文件、使其能够与 OUT0和 OUT4的 ZDM 一起使用1kHz 输入和输出？[/quot]

    当然... 请注意、对于1kHz 输出、您需要启用 SYSREF 分频器并以连续模式运行。

    [引用 userid="488737" URL"~/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1007056/lmk5c33216evm-zero-delay-mode---details-required/3724303 #3724303]SYSREF 通过 GPIO 启动的文档与 TICS PRO 不匹配。 因此、我在输出级中使用了连续模式。[/quot]

    感谢您注意 EVM 需要更新的文档。  注意对于 GPIO sysref 请求、您只需使用 SYSREF_REQ_SW 来请求 SYSREF。

     -您是否需要 JESD204B 的 SYSREF 脉冲功能？  否则、您将需要对低频输出使用连续 SYSREF。

    [报价 userid="488737" URL"~/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1007056/lmk5c33216evm-zero-delay-mode---details-required/3724303 #3724303"]您能否为我们提供计算环路滤波器的代码？

    我们没有这种解决方案。  看看您的下一个问题、我认为输入灵活性正在推动这一发展？

    环路滤波器的计算方法并不精确。  此外、关键参数是 TDC 速率。  例如、您可以使用1kHz TDC 滤波器、1MHz TDC 滤波器、10MHz TDC 滤波器、然后将任何给定频率分频到最近的 TDC。  这种方法是否起作用？

    [引用 userid="488737" URL"~/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1007056/lmk5c33216evm-zero-delay-mode---details-required/3724303 #3724303"]在我们的应用中、REF 输入可以在1kHz 和100MHz 之间变化、我们需要动态调整 PLL 设置。 是否可以通过 I2C 或 SPI 在 REF 验证期间提供频率测量的结果？ 这会使额外的频率计数器过时。
    如果这是不可能的、您是否认为 ToD 计数器可用于确定参考频率？

    因此、我知道您的产品中的 LMK5C33216有一个参考。  但是你不知道它是什么 因此、您有一个单独的频率计数器来确定频率、以便随后进行计算

    确定输入频率所需的粒度是多少？  可能我在上面误解了、您只需要处理和识别1kHz 或100MHz？

    接下来、我将回答您的其他问题。

    73、
    Timothy

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    尊敬的 Timothy：

    感谢您的详细答复。 很遗憾，今天我没有取得任何进展，所以我不能向您提供更多详细信息，但我将尝试向您解释我们的应用：

    主要有两种情况：

    1. 我们有一个占空比介于40-60%之间、频率介于1kHz 和100MHz 之间的输入时钟。 我们系统的输出由两个时钟组成、这两个时钟具有相同的频率、但延迟了两个独立的延迟。 对于较小的频率范围、我会使用延迟线、但这对于1kHz 至100MHz 的频率是不合理的。

      这种情况已经适用于低至200kHz 但不低于200kHz 的 LMK5C33216EVM

     

    1. 第二种情况，我到目前为止还没有提到：我们没有输入信号，输出时钟的频率(同样在1kHz 到100MHz 之间)由软件提供。 两个输出应具有相同的频率和可调节且稳定的相位关系。

      我通过让 APLL3在自由模式下运行并将其输出除以4来尝试这一点、即614.4MHz 馈送到 DPLL1和 DPLL2。 为了确保最大 TDC1和 TDC2频率不超过11MHz、DPLL1和 DDPLL2 R 分频器设置为500。 最后、我激活了 ZDM。 到目前为止、我能够在 OUT0和 OUT 4上生成完全相同频率的两个信号、即相位关系是恒定的(即使不是恰好为0、而是5ns)。 但更改 DPLL1_PH_OFFSET 或 DPLL1_PH_OFFSET 不会导致相位关系发生变化。 原因可能是我没有正确设置 ZDM，DPPL 也没有锁定。 我上传 了 TCS 文件、您也可以查看一下。

     

    此致、
    Thorsten

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    您好、Thorsten、

    我希望能够在星期一尝试此配置。

    73、
    Timothy

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    Thorsten、您好、很抱歉耽误您的时间... 我可以在本周进行此更新... 您是否仍需要1kHz ZDM 配置？

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    TI__Guru**** 2378650 points
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    你(们)好

    是的、对于第一种情况、我仍然需要1kHz ZDM 配置、对于第二种情况、我还需要一个解决方案。

    如果您认为我们可以通过召开团队会议来加快流程、请向我发送一些建议。 我通常可以在每小时(例如、5：00PM - 9：00PM CET)内正常工作。

    此致、Thorsten

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    TI__Guru**** 2378650 points
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    您好、Thorsten、

    很抱歉耽误您的时间、但我创建了一个配置、该配置使用 DPL2/APLL2将1MHz 输入锁定到 ZDM、并在 OUT0上输出1MHz。  APLL2的基准是 XO。
     我做了1 MHz，因为它看起来我有一些问题

     -当尝试从另一个 APLL 为 XO 启用级联、然后计算 DPLL 环路滤波器时、我实际上在软件中发现了一个错误。  我将提供 APLL3作为 APLL2 XO 的参考。  我知道您询问了提供的 APLL3作为 DPLL2的参考。  但我认为这不会那么有趣。

    在本例中、我拆分了基准、并能够将输出与拆分基准对齐。  执行软芯片复位表明输出与这个分离基准完全一致。

    在电缆长度相同的设置中、DPL2_PH_OFFSET = 750000。  对于此配置、调整100000会产生大约12.5ns 的增量。  因此、这显示了125fs 的分辨率。  DPL2_PH_OFFSET 的最大值=(2**45)-1 = 35184372088831

    因此、您不会因为调整时钟的整个范围而损失。

    e2e.ti.com/.../1-MHz-DPLL2-config-with-ZDM-from-1-MHz-OUT0.tcs

    我还实现了1kHz。  我能够与 PH_OFFSET = 1352050000对齐。

    请注意、我是交流耦合的、因此一切都以脉冲形式发出...

    e2e.ti.com/.../1-kHz-DPLL2-config-with-ZDM-from-1-kHz-OUT0.tcs

    请注意、1kHz 需要几个不同的项目...
      -要获得低输出频率，您需要启用 SYSREF 分频器并以连续模式运行。
      -对于 DPLL 基准验证、您必须使用1 PPS 检测器、这对于低于2kHz 的基准非常有用。
      根据抖动、您需要增加 DPLL 频率锁定检测平均值并增加锁相阈值。  您可以在连接的配置中看到这一操作。

    73、
    Timothy

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    TI__Guru**** 2378650 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    尊敬的 Timothy：

    感谢您的详细回答和 TCS 文件。 这两项工作都如所述，现在我必须自己积累经验，稍后将作更详细的报告。

    但是、情形2也很重要。 如果您认为 LMK5C33216也可以实现这种情况、您能告诉我吗？

    此致、
    Thorsten

  • 0
    TI__Guru**** 2378650 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    尊敬的 Thorsten：

    很抱歉、我上周去了 ooo。

    对于方案2 ...

    [引用 userid="488737" URL"~/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1007056/lmk5c33216evm-zero-delay-mode---details-required/3725992 #3725992"]我们没有输入信号、输出时钟的频率(同样在1kHz 至100MHz 之间)由软件提供。 两个输出应具有相同的频率和可调节且稳定的相位关系。

    好的、听起来很合理。  您是否能够就您的申请向我提供更多建议？

    在相位调整期间、您是否有任何最大的相位命中要求/规格？

    您需要什么分辨率和相位调整范围？  SYSREF 模块还具有一些同时使用数字延迟和模拟延迟的相位调整功能、这种功能可以立即生效、但比 DPLLx_PH_OFFSET 更精细。  是否要将1kHz 调整到100MHz 周期(10ns)内的任何位置？

    [引用 userid="488737" URL"~/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1007056/lmk5c33216evm-zero-delay-mode---details-required/3725992 #3725992"]我通过让 APLL3在自由模式下运行并将其输出除以4来进行尝试、即将614.4MHz 的频率馈送到 DPLL1和 DPLL2。 为了确保最大 TDC1和 TDC2频率不超过11MHz、DPLL1和 DDPLL2 R 分频器设置为500。[/QUERP]

    这听起来不错。  但是...

    • 功能快速评论。  如果对不同的 APLL 进行编程以产生相同的输出频率、则相位中可能存在后分频器周期误差。  如果您要使用 ZDM、则可以消除这种情况、但也需要参考。
      通常情况下、APLL 之间的相位差不会成为问题、因为无论如何、它们都是与频率无关的。
      • 我是否正确地理解您想要使用两个不同的 DPLL、以便您可以在相关输出时钟之间非常好地调整相位？
      • 可能会暂时使用 APLL3作为 DPLL 的基准进行校准、但这违反了数据表的建议。  必须进行进一步的稳定性调查。
    [引用 userid="488737" URL"~/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1007056/lmk5c33216evm-zero-delay-mode---details-required/3725992 #3725992">最后，我激活了 ZDM。 到目前为止、我能够在 OUT0和 OUT 4上生成完全相同频率的两个信号、即相位关系是恒定的(即使不是恰好为0、而是5ns)。 但更改 DPLL1_PH_OFFSET 或 DPLL1_PH_OFFSET 不会导致相位关系发生变化。 原因可能是我没有正确设置 ZDM，DPPL 也没有锁定。 我上传 了 TCS 文件、您也可以查看此文件。[/quot]

    听起来您在这里取得了合理的进展。  如果执行软芯片复位、是否会正确更新相位？

    73、
    Timothy

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    TI__Guru**** 2378650 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好、Timothy、

    感谢您的回复。

    我们的应用实际上非常简单：我们必须生成与给定输入信号(1kHz–100MHz)频率完全相同的2个输出信号(这意味着相位稳定性)以及周期范围内的可调延迟(1ms–10ns)。

    同时、我成功地实现了这一点、将 ZDM 模式下的 OUT0反馈回 TDC1、将 OUT4反馈回 TDC2 (您的 TCS 文件确实帮助我实现了这一目标)。 软复位后、可在所需的范围(1ms–10ns)内调整所需的相位关系。

    但是，出现了一些新问题：

    1. 要设置已定义的延迟、我需要知道 DPLLX_PH_OFFSET 寄存器的一个增量引入的延迟大小。 我已经发现、不仅 VCO 频率、而且所有参数都很重要、可以在开始页面的步骤6中输入这些参数。

      您能否为我们提供用于确定延迟的算法？ 这对于我们的应用来说是绝对必要的。

     

    1. 为了实现1ms 的延迟(在1kHz 输入信号的情况下)、DPLLX_PH_OFFSET 在8e9范围内。 有趣的是、延迟随着 DPLLX_PH_OFFSET 寄存器呈线性增加、最高为7e9、对应的延迟为854 µs。 寄存器的进一步增加不会导致更大的延迟、即使是8e9的值、也不会再提供相位稳定性。 在这里、DPLL-LBW 从10Hz 降低到3Hz 有助于实现稳定、但会使稳定速度非常慢。

      您能否建议在步骤6中输入哪些最可取的 stings 来实现高达1ms 的相位稳定延迟？

      您能否为我们提供一种算法来确定相位关系何时稳定？ 对于3Hz 的 DPLL-LBW 和1kHz 的输入信号、稳定时间约为30秒、这太高。

     

    1. 在输出页面上，有名为“Invert”的按钮。 但是、如果我检查这些、则不会发生任何情况。 我需要做什么来使输出信号反相？ 这将非常有用、因为反相输出信号无需延迟超过周期的50%即可获得完整周期的延迟。

     此致、
    Thorsten

  • 0
    TI__Guru**** 2378650 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好、Thorsten、

    很抱歉耽误你的时间... 但下周晚些时候、我还需要更详细地与您联系。

    [引用 userid="488737" URL"~/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1007056/lmk5c33216evm-zero-delay-mode---details-required/3767895 #3767895")要设置定义的延迟、我需要知道 DPLLX_PH_OFFSET 寄存器的一次增量引入的延迟大小。 我已经发现、不仅 VCO 频率、而且所有参数都很重要、可以在开始页面的步骤6中输入这些参数。

    您能否为我们提供用于确定延迟的算法？ 这对于我们的应用是绝对必要的。

    明白。

    [引用 userid="488737" URL"~/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1007056/lmk5c33216evm-zero-delay-mode---details-required/3767895 #3767895"]要实现1ms 的延迟(如果输入信号为1kHz)、DPLLX_PH_OFFSET 在8e9范围内。 有趣的是、延迟随着 DPLLX_PH_OFFSET 寄存器呈线性增加、最高为7e9、对应的延迟为854 µs。 寄存器的进一步增加不会导致更大的延迟、即使是8e9的值、也不会再提供相位稳定性。 在这里、DPLL-LBW 从10Hz 降低到3Hz 有助于实现稳定、但会使稳定速度非常慢。

    您能否建议在步骤6中输入哪些最可取的 stings 来实现高达1ms 的相位稳定延迟？

    您能否为我们提供一种算法来确定相位关系何时稳定？ 对于3Hz 的 DPLL-LBW 和1kHz 的输入信号、稳定时间约为30秒、这太高了。[/引述]

    您是否可以进行复位？  例如、如果您通过按下按钮进行软芯片复位、这是否有助于稳定？  用户控制页面上也有 DPLL 复位。  这是否适合您？

    [引用 userid="488737" URL"~/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1007056/lmk5c33216evm-zero-delay-mode---details-required/3767895 #3767895")在输出页上，有一个名为“Invert”的按钮。 但是、如果我检查这些、则不会发生任何情况。 我需要做什么来使输出信号反相？ 这将非常有用、因为反相输出信号不需要延迟超过周期的50%才能获得完整周期的延迟。[/引述]

    这将高频输入反相(VCO 后分频器)... 因此、这不能按您的建议使用。  但是、它仍可用于分频器的 SYSREF 部分以获得更大的移位。  但是、当使用 DPLL 相位调整时、我不希望您在进行相位调整时有空间。

    73、
    Timothy

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    TI__Guru**** 2378650 points
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    您好、Timothy、

    延误不成问题：我是在度假的。您会发现下面的新评论/问题是绿色的、而我的回答是红色的。 我希望这能提高可读性。

    您好、Thorsten、

    很抱歉耽误你的时间... 但下周晚些时候、我还需要更详细地与您联系。

    索克罗尔·索斯滕表示：
    要设置已定义的延迟、我需要知道 DPLLX_PH_OFFSET 寄存器的一个增量引入的延迟大小。 我已经发现、不仅 VCO 频率、而且所有参数都很重要、可以在开始页面的步骤6中输入这些参数。

    您能否为我们提供用于确定延迟的算法？ 这对于我们的应用来说是绝对必要的。
    明白。

    很棒！ 您能不能告诉我们、我们能否获得这些信息以及需要多长时间？


    索克罗尔·索斯滕表示：
    为了实现1ms 的延迟(在1kHz 输入信号的情况下)、DPLLX_PH_OFFSET 在8e9范围内。 有趣的是、延迟随着 DPLLX_PH_OFFSET 寄存器呈线性增加、最高为7e9、对应的延迟为854 µs。 寄存器的进一步增加不会导致更大的延迟、即使是8e9的值、也不会再提供相位稳定性。 在这里、DPLL-LBW 从10Hz 降低到3Hz 有助于实现稳定、但会使稳定速度非常慢。

    您能否建议在步骤6中输入哪些最可取的 stings 来实现高达1ms 的相位稳定延迟？

    您能否为我们提供一种算法来确定相位关系何时稳定？ 对于3Hz 的 DPLL-LBW 和1kHz 的输入信号、稳定时间约为30秒、这太高。

    您是否可以进行复位？  例如、如果您通过按下按钮进行软芯片复位、这是否有助于稳定？  用户控制页面上也有 DPLL 复位。  这是否适合您？

    所提供的结果是在发出软复位后实现的。 如果不执行重置、该设置将需要数小时至数天。 遗憾的是、DPLL 复位不会改善行为。 因此、这两个问题仍然令人感兴趣。
    索克罗尔·索斯滕表示：
    在输出页面上，有名为“Invert”的按钮。 但是、如果我检查这些、则不会发生任何情况。 我需要做什么来使输出信号反相？ 这将非常有用、因为反相输出信号无需延迟超过周期的50%即可获得完整周期的延迟。
    这将高频输入反相(VCO 后分频器)... 因此、这不能按您的建议使用。  但是、它仍可用于分频器的 SYSREF 部分以获得更大的移位。  但是、当使用 DPLL 相位调整时、我不希望您在进行相位调整时有空间

    理解并同意：我们不会走出去。

    73、
    Timothy

    此致、Thorsten