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[参考译文] TPL5010：看门狗提前将 RESET 引脚拉低

admin
Guru**** 2928900 points
请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1005187/tpl5010-the-watchdog-pulls-the-reset-pin-low-in-advance

器件型号：TPL5010

大家好、

我们的其中一个智能门锁项目使用 TPS5010作为外部看门狗。  在测试期间、发现看门狗提前下拉 RESET 引脚。

逻辑分析仪捕获的波形图如下所示、其中1为 RST、2为唤醒状态、3为完成。

01

02

03

我还在下面添加了原理图、希望它能对分析有所帮助。

谢谢、

此致

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    TI__Guru**** 2928900 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    尊敬的 Lumina：

    据我所知、计时器自动生成复位的方法只有三种：

    • 错过的 DONE 信号
    • 延迟/M_RST 脉冲高电平> 1.5V、持续时间超过20ms
    • 计时器的 POR

    我想我们可以从您提供的图中排除错过的完成信号。 从 WAKE 到 RSTn 低电平的三个完成信号计数、RSTn 低电平的发生速度比 WAKE 的4S 快得多。

    我不确定在绘制的原理图中、如何产生大于1.5V 且长于20ms 的延迟/M_RST 脉冲高电平。 您可能需要探测引脚电压以确保它不会改变、但再说一次、我无法想象在8.3kΩ Ω 下拉至 GND 时会发生什么情况。

    这可能是由于 VDD 压降导致的。 同样、很难想象这是怎么发生的、但3.3V 总线上可能有其他电路或噪声触发内部 UVLO 和 POR 序列。 同样、使用示波器探测 VDD 线路、查看3.3V 线路上是否存在可能导致问题的噪声。 C89的物理位置在哪里？ 它是否紧邻 VDD/GND 引脚？

    是否有任何其他输出连接到5010_RST_N 网络？ 甚至通常应该是输入的东西、但可能会意外地将哪些内容切换为输出？

    此致、

    Derek Payne