[参考译文] LMK04208EVM：建议使用76.8 MHz VCXO

谢谢。

如果我们要将 VCXO 替换为 Crystex CHVD-950、LMK04208是否需要进行任何硬件返工
EVM 板来适应该 VCXO？   

U2封装位于 U8封装的上方、具有兼容的封装。 需要进行两项更改：

• CVHD-950-76.800仅提供 LVCMOS、因此应移除未使用的差分引脚。 对于单端 VCXO 输入配置、应移动 C38以填充 C40。
• LVCMOS 信号摆幅大于 LMK04208可接受的 OSCin 输入范围；在这种情况 下、我建议将 R17/C12/R12转换为6dB 焊盘(R17= 151Ω Ω、C12= 37.3Ω Ω、R12= 151Ω Ω)、以将单端 LVCMOS 信号电平衰减到可接受的限制范围内。

此致、

Derek Payne

OSCin_1_N 的预期功率级别是多少？

将 VCXO 替换为 Cystexk CVHD -950-76.8M、并将电路板配置为76.8MHz VCXO 和38.4MHz CLKin1、但 LD LED 熄灭。 不确定是什么问题、有什么建议？  

OSCin 或 CLKIN 单端有两个关键要求：

• 压摆率> 0.15V/ns (理想情况下> 0.5V/ns)
• 信号摆幅> 200mVpp (250mVpp CLKIN)

鉴于 CVHD-950 76.8M 是 CMOS 振荡器、因此应满足压摆率要求(即使幅度减小)。 6dB 焊盘不会将 CMOS 振幅降低到200mVpp 以下。 我怀疑 VCXO 信号质量不是问题。 另一方面、38.4MHz 信号是否满足 CLKIN 的这些要求？ 50Ω 2π 为38.4MHz 的信号发生器正弦波、压摆率可能会太低；正弦波压摆率为 SR =Δ V*f*Vpk、该值大约为+6dBm 至 Δ V、以满足最小压摆率要求。 如果38.4MHz 是方波或 LVDS 等其他标准、则此问题可能不适用。

接下来、您是否已确保 PLL1的环路滤波器在76.8MHz VCXO 中仍然有效？ 我们免费提供 PLLatinum Sim 工具、可帮助计算环路滤波器值或检查环路稳定性和相位噪声性能。

假设没有任何问题、我通常的下一步是切换 I/O 以显示 PLL1 R 和 N 信号、并使用示波器进行检查。 用于切换 I/O 信号的控件是 LD_MUX 和 HOLDDOV_MUX、位于"输入输出"组下的"用户控件"页面中。 检查 PLL 相位检测器输入可以识别未接收到信号的问题：

• 无 R 信号- CLKIN_Select_MODE 可能未选择正确的输入？
• R 信号不稳定或不稳定—潜在信号完整性问题
• 无 N 信号-检查 PD_OSCin=0、确认 VCXO 已通电
• N 信号不稳定或不稳定-潜在信号完整性问题
• N 频率不正确但稳定-检查电荷泵极性是否正确、检查电荷泵是否工作且未处于三态、确保环路滤波器稳定、确保 VCXO 的 CPout1电压= Vtune 电压

此致、

Derek Payne

没有 C40。 这是否是拼写错误？  

我们希望将其恢复为原始配置(122.88 VCXO)。  R17/C12/R12的原始值是多少？  

我的错、只需忽略上述陈述即可。  

尊敬的 Derek：

更多问题：

在该评估板中、我们可以从何处测量这些 N 和 R 信号？

CPout1电压-->应在 VTUNE_TP？？？

您好 Syahriza、很抱歉耽误您的时间：

CPout1电压可在 VTUNE1_TP 或引脚34处测量(如果您勇敢：)

N 和 R 信号将在上面我建议的方案中的 Status_LD 引脚和 Status_Holdover 引脚上公开。 这些分别在 LD_TP 和 Holdove_TP 中公开。

如果您仍不确定原始值、请参阅《LMK04208EVM 用户指南》的第18页。

此致、

Derek Payne

谢谢 Derek。

PLL1的环路带宽还是 VCXO 频率的2函数？  希望确保 PLL1的20Hz 环路带宽是否固定。   

尊敬的 Derek：

对于122.88 VCXO、以下值是否具有意义(LD LED 亮起)？  

Vtune1_TP= 1.5V

LD_TP = 3V

HOLDOW_TP= 0V  

我对“N 和 R 信号”有点困惑。 这些控制信号还是实际的时钟信号？   

Syahriza、

如果 VCXO 增益随频率变化(即两个 VCXO 频率的 PPM/V 增益相同)、则环路带宽应保持不变。

我想我没有清楚地解释过这一点：您实际上可以设置 Status_LD 和 Holdove_LD 引脚以显示除锁定检测状态或保持状态之外的信号。 您可以路由出器件的一些信号是 PLL1 R/N 分频器输出端信号的缓冲副本、或者换句话说、是 PLL 相位检测器的输入。 路由分压器输出(即相位检测器输入)有助于诊断您可能看到的一些锁定问题。 我包含了一个下图、以阐明如何配置 Status_LD 和 Holdove_LD 引脚：

此致、

Derek Payne

尊敬的 Derek：

我们将 VCXO 替换为 Crystek CVHD-950-76.800 、并进行了建议的返工。 此外、我们还更换了 PLL1的以下外部环路滤波器组件。  

1. C1_VCXO -> 18nF
2. C2_VCXO -> 820nF
3. R2_VCXO --> 33k Ω

在 CLKIN1上使用频率基准38.4MHz 时、我们不会观察 LD。 (也没有观察到 N 信号(LD_MUX = PLL1 N))  

Syahriza、

VCXO 信号似乎没有到达 OSCin、或者 OSCin 缓冲器以某种奇怪的方式路由、从而阻止 N 分频器切换。 您能否保存您的 TICS Pro 配置文件并上传以便我查看？

此致、

Derek Payne

发现 VCXO 已损坏。 替换了损坏的 VCXO、现在我们可以观察 N 和 R 信号、但仍然没有 LD 光。 BTW、我们如何将文件上传到此 TT 中？ 。  

发现 VCXO 已损坏。 替换了损坏的 VCXO、现在我们可以观察 N 和 R 信号、但仍然没有 LD 光。 BTW、我们如何将文件上传到此 TT 中？ 。  

e2e.ti.com/.../38p4MHz_5F00_RefWith_5F00_VCXO_5F00_76.8_5F00_R_5F00_N.tcs

以下是实施的更改：

1.将122.88MHz VCX0替换为  Crystek CVHD-950-76.800

2. 替换了以下内容：

1. C1_VCXO à 18nF
2. C2_VCXO à 820nF
3. R2_VCXO à 33k Ω

3. C38移动以填充 C40

151Ω 将 R17/C12/R12转换为6dB 焊盘 à Ω(R17= 151Ω Ω、C12= 37.3Ω Ω、R12=Ω)

在上述所有变化之后、没有观察到 LD 信号(参考频率：38.4MHz)。 请看前面 注释中观察到的 N 和 R 信号以及配置文件。

因此、不确定这里的问题是什么。 有什么意见？ 。   

Syahriza、

使用此配置、您是否看到 VCXO 引脚上的 Vtune 电压接近1.65V？ PLL 可能已锁定、但锁定检测窗口设置得太紧。 如果您看到 Vtune 电压接近1.65V、则可以尝试将 PLL1窗口设置得更宽松一点、时间为40ns：

如果在杂草中 VTune 仍然处于关闭状态、下一步您可以尝试将电荷泵输出电流设置为1.6mA 进行调试吗？ 我看到您设置了0.1mA、我想知道是否存在影响电流的 VCXO 输入阻抗或泄漏问题... 0.1mA 不是那么大的电流、因此有时它的驱动强度不够。 另一种可能是、降低的10Hz 环路带宽不会跟踪其他一些噪声源、例如来自某些系统电源的60Hz 线路噪声。 我检查了 PLLatinum Sim 和 PLL1在电荷泵电流较高时仍应保持稳定。

此致、

Derek Payne

谢谢 Derek。

Vtune 大约为1.8伏。 它比预期的略高。

 将 PLL1窗口更改为40ns、也将电荷泵电流更改为1.6mA。 VTune 或 LD 中没有变化  

我们看到的另一个问题是 CLock4输出不准确、使用电流设置(已连接)e2e.ti.com/.../38p4MHz_5F00_RefWith_5F00_VCXO_5F00_76.8_5F00_0526.tcs 时、ClockOut4的输出应为76.8MHz、测量值为105.98MHz    

您好 Syahriza、

很抱歉耽误您的时间、E2E 决定隐藏我的"回复"按钮...

我看到 VCO 配置为1843.2MHz、但您使用的是内部 VCO。 LMK04208的 VCO 频率范围为2750MHz 至3072MHz。 您是否打算将 N 预分频器设置为3、时钟输出分频器提高50%？

此外、在用户控件中、我看到您有 PLL2_FAST_PDF=1。 对于小于100MHz 的相位检测器频率、应将其设置为0。

此致、

Derek Payne