[参考译文] LMK04828：多板 LMK 同步

您好、Timothy、

感谢您的回复、我将考虑 为您的器件时钟和 SYSREF 使用偶数对。

我们将遵循以下方法进行多 LMK 同步(2b)、参考频率= Sysref 频率

同步方法也可作为零延迟模式、在满足 ZDM 规则的情况下、我不需要为两个器件同时发生脉冲 SYSREF、而是使用具有低频率到 PLL1的双环路模式

经过上述考虑后，我的计划是否可以？

注意：我不想使用任何主器件/根器件 LMK、也没有将 SYNC/CLKIN0用于同步目的的计划/方案/选项。  

您好、Timothy、

修改的要求

1] DCLK = 112.5MHz (使用内部 RFSoC PLL 获得1350Mhz)

2] SDCLK = 5.625MHz (采样 CLK/16的整数倍、即1350/16 = 84.375)

为此、我们将在 TICS Pro 中使用以下设置

1. 输入 CLKIN0被配置为5.625MHz
2. PLL1相位检测器也配置为5.625MHz
3.  外部 VCO 选择为225MHz
4. 内部 VCXO 应在(2370 - 2630) MHz 或(2920 - 3080MHz) MHz 范围内
5. VCXO 多路复用器配置为 VCO0、因为选择的频率为2475MHz、选择的频率为2475MHz、因为2475/440提供的系统基准频率为5.625MHz
6. 反馈路径选择为 FB_MUX、最终为  SYSREF (嵌套0延迟 F/B)

1. SYSREF 时钟分频器选为440、以获得5.625MHz 的 SYSREF 频率
2. SYSREF_MUX 被选为 SYSREF 连续
3. 从 SYSREF_MUX 中选择 SYSREF_CLKin0_mux
4. 从该配置中、我们得到 SYSREF_Frequency

1. DCLK 用于生成高频、SDCLK 用于生成低频
2. DCLK 频率只能通过内部 VCXO 分频器生成、SDCLK 频率可以作为 SYSREF 频率生成
3. 由于我们所需的 SYS_REF 与生成的 SYS_REF 相同、因此它不需要通过任何分频器、可以如图所示选择时钟输出。  
4. 时钟分频器值选择为22以获得112.5MHz

请验证方案并建议更改(如果有)...

谢谢  

Shekhar

您好、Timothy、

我们计划在 Xilinx RFSoC EVAL 板中执行 Expt (这具有一个 LMK 模块)

另外、请告诉我们继续使用 LMK04828或 LMK04832。

我们能否继续使用上述针对 PLL1和 PLL2的设置相位检测器频率

您好、Timothy、

在其中一个类似的项目中、我们需要我们的输出时钟彼此同相、但不需要处于 w.r.t 输入参考时钟相位。

那么、我们是否可以忽略  ZDM 的第一个规则、即 I/P CLK = GCD (O/P CLK、I/P CLK)、并且只遵循第二个规则、即在 ZDM 嵌套拓扑中作为 SYSREF 反馈的最低 o/p 频率？

这样、我们将获得确定性相位 w.r.t I/P  

尊敬的 Derek：

感谢您的解释。

实际上、我忘了提到我上面提到的另一个类似项目只有1个 LMK04828。  

在这种情况下、我需要在任何加电时间、LMK 的 O/P 处于同相状态、而不是与 I/P 基准时钟同相。   

(因为、正如您提到的、SYSREF 可以采用任何相位、但由于我有一个器件、因此可以确保 SYSREF 一次可以位于其中一个相位)

如果我的系统/项目有多个 LMK,那么所有 ZDM 规则都必须而且应该被注意。   

如果我错了、请改正。  

尊敬的 Derek：

对于上面的设计、我不会使用任何同步、我只会在 ZDM 中使用 SYSREF DIV 作为 F/B 到 PLL1、但我的 I/P 参考时钟(CLKIN0)独立于 SYREF。

即仅遵循 ZDM 的第二条规则

请改正我的问题。   

您好、Shekhar、

对器件进行编程时、分频器状态实际上是随机的。 零延迟规则并不能保证任何器件时钟与同一器件上的 SYSREF 之间的相位对齐-它只是保证了在具有相同输入时钟相位的多个器件上运行的 SYSREF 之间的关系。 在反馈路径中将 ZDM 配置与 SYSREF 结合使用的主要好处是 SYSREF 还可以将同步脉冲重定时到精确的 VCO 时钟周期、而无需用户进行任何复杂的计时。 通过切换 SYNC_POL 位或使用 SYNC_PLLx_DLD 位触发锁定检测的同步关闭、甚至可以完全在软件中生成此同步。 但是、无论怎样、输出分频器都需要通过相位同步来建立它们的相位关系。 对于多器件方案也是如此。

在多器件方案中遵循 ZDM 规则的好处是：

• 由于 GCD (输出、输入)=输入、每个 PLL 的相位检测器只能有一个可能的等时相位
• 由于 SYSREF 分频器位于反馈路径中、因此系统中的每个 SYSREF 只有一个可能的相位
• 由于 GCD (输出)= SYSREF、因此所有器件时钟都可以与 SYSREF 边沿共享一个边沿(或从 SYSREF 边沿延迟任意数量)
• 由于 SYSREF 可以对同步事件进行重定时、因此每个器件都可以对异步同步脉冲进行重定时、以便在所有器件上将所有器件时钟分频器与 SYSREF 分频器对齐、从而相互对齐

如果您只有一个器件、并且该器件不需要具有可重现的输入到输出相位关系、那么您不必遵循 ZDM 规则来实现可重现相位关系。 您只需引入一个任意定时的软件同步、并通过这种方式设置器件时钟/SYSREF 相位关系。 ZDM 规则的主要优势在于、它们通过满足在低 MHz 范围内运行的 SYSREF 时钟的设置/保持时间、而不是在 GHz 范围内运行的 VCO、建立了一种在多个器件上生成等时同步事件的可靠方法。 当您需要的只是使单个器件上的所有输出具有可重现的相位关系时、ZDM 是多余的-只需同步即可设置相位关系、这样就可以完成。

这有道理吗？

此致、

Derek Payne

尊敬的 Derek

因此、我们将只通过软件切换"SYNC_POP"位、并期望 SDCLK 和 DCLK 同相、而与 I/P 参考 CLK 无关。  

我将 SYNC 或 CLKIN0引脚保留为"无连接"。  

因此、对于以下的 REQ  

1) 1) SYSREF = 5.625MHz

2) 2) DCLK = 112.5MHz

这两个 CLK 输出都需要同相

我使用以下配置

CLKIN1 = 5MHz

PDF1 = 0.625MHz

VCXO = 225MHz

PDF1 = 112.5MHz

VCO0 = 2475MHz

FB_MUX = SYSREF_DIV

PLL1 N CLK MUX = FB_MUX

尊敬的 Derek：

感谢您的详细解释。 我假设我的问题已得到解决。 以下是结论性意见

• 单器件系统
  • 案例1：输入-输出非相位确定性
    • 仅在双环路中使用 LMK  
    • 无需遵循 ZDM 的任何规则
      • 输入时钟不是 SYSREF 的倍数
      • PLL-R 和 PLL-N 分频器可以不是"1"
    • GCD (输出)= SYSREF、所有器件时钟可以与 SYSREF 边沿共享一个边沿  
      • 但要求使用 TICS PRO 的"同步分频器"功能
        • 这 将停止所有同步输入、设置正常同步模式、启用所有分频器进行同步、并通过发出同步
          切换 SYNC_POL、将所有分频器设置为忽略 SYNC、然后将任何其他更改的参数返回到其中
          原始状态
    • 完成
  • CASE2：输入-输出相位确定性
    • 在嵌套零延迟双环路模式下工作 LMK
    • 遵循 ZDM 的两条规则
      • 输入时钟= SYSREF
      • SYSREF DIV 作为反馈
    • GCD (输出)= SYSREF、所有器件时钟可以与 SYSREF 边沿共享一个边沿  
      • 但要求使用 TICS PRO 的"同步分频器"功能
        • 这 将停止所有同步输入、设置正常同步模式、启用所有分频器进行同步、并通过发出同步
          切换 SYNC_POL、将所有分频器设置为忽略 SYNC、然后将任何其他更改的参数返回到其中
          原始状态
    • 完成
• 多器件系统
  • 案例1：非要求
  • CASE2：输入-输出相位确定性
    • 在 嵌套零延迟双环路模式下工作 LMK
    • 遵循 ZDM 的两条规则
      • 输入时钟= SYSREF
        • 如果输入时钟是 SYSREF 的倍数、则 N/R 不是整数
          • 然后、我有多个相位关系 b/w 输入和输出
            • 我将使用复位 R 分频器(LMK04832)、该分频器将与一个相位 w.r.t 输入(相位确定性)匹配  
              • 是否应在所有器件之间同时使用此复位？
      • SYSREF DIV 作为反馈
    • GCD (输出)= SYSREF、所有器件时钟可以与 SYSREF 边沿共享一个边沿  
      • 但要求使用 TICS PRO 的"同步分频器"功能
        • 这 将停止所有同步输入、设置正常同步模式、启用所有分频器进行同步、并通过发出同步
          切换 SYNC_POL、将所有分频器设置为忽略 SYNC、然后将任何其他更改的参数返回到其中
          原始状态
      • 是否应针对所有器件同时进行同步？
    • 所有器件应同时接收输入时钟
      • 我认为不同器件上的不同外部 VCXO 不会产生任何相位问题？
    • 完成

查询：  

• 只有在 DCLK 和 SDCLK 存在路由问题时、才应配置默认值以外的"数字延迟"？
  • 为什么、不配置同步分频器会确保所有器件时钟都可以与 SYSREF 边沿共享边沿？

Shekhar、

非常全面的总结。 我同意您针对单器件情况总结的所有内容。 对于多器件情况：

• 在需要 R 分频器复位的情况下、最容易同时发出 R 分频器复位。 从技术上讲、一次在一个器件上发出复位信号、并通过计算输入周期来手动匹配 R 分频器相位... 但这比向所有器件同时发出复位更麻烦。 对于 SYNC 引脚、R 分频器复位到 PLL1的设置时间限制约为3-5ns、对于 CLKin0、设置时间限制约为150ps。  
• 对于多器件系统、您不必一次性发出输出分频器同步。 只要您通过设置 SYSREF_MUX=1将同步事件重定时到 SYSREF 分频器边沿、并将 SYNC 信号置为有效至少一个完整的 SYSREF 分频器周期(SYNC 引脚的设置时间+为3-5ns、 或150ps 对于 CLKin0)、输出分频器复位将在所有器件上产生可重现的等时钟、即使所有器件上的同步都不是同时进行的。
• 在所有这些情况下、外部 VCXO 相位根本不会影响运行。

DCLK 和 SCLK 的数字延迟决定了 SYNC 事件之后允许的 VCO 周期数、该事件将在时钟开始前被吞没。 在 TICS Pro 中执行"同步分频器"功能将自动保证器件时钟与 SYSREF 对齐是不正确的。 更准确地说：始终存在 DCLK/SCLK 数字延迟和全局 SYSREF 延迟的设置、这些设置可确保器件时钟和 SYSREF 在同步事件后共享一个边沿。 但数字延迟的设置因分频值而异、必须事先计算。 默认数字延迟值通常不正确、因为默认数字延迟值是为默认分频器值选择的。 此外、您并不总是希望器件时钟和 SYSREF 共享边沿；例如、在许多系统中、SYSREF 的设置和保持窗口以器件时钟的下降边沿为中心。

数据表第8.3.5节"将 SYSREF 添加到器件时钟对齐"给出了一个等式、可用于使用 DCLK/SYSREF 分频器值、DCLK 的占空比校正和数字延迟、针对任何给定的器件时钟预先计算 SYSREF 到器件时钟对齐。

此致、

Derek Payne

尊敬的 Derek：

感谢您的解释。  

我们有以下疑问

1. 在"SYNC"或"CLKIN0"引脚上驱动 R 分频器复位和输出分频器同步。
   1. 由于需要同时进行 R 分频器复位、因此我们必须将其驱动到所有 LMK 器件
      1. 这意味着该信号的长度是匹配的、这意味着 SYNC 信号会一次到达每个器件
         1. 因此 、输出分频器同步也会同时发生在所有器件上？
2. 当我们通过 SYNC 引脚执行 R 分频器复位时、要设置哪些寄存器？
   1. 我的意思是、由于该引脚具有多种功能、因此在提供 R 分频器复位后、它如何切换到输出分频器同步功能？  
3. 输出分压器同步是如何执行的？
   1.  为什么、当我们执行 SYNC 时、SYSREF_MUX 的级是什么？
   2. 该同步将如何复位 DCLK_DIVIDER？
   3.  该同步将如何复位 SDCLK_DEVIDER？
      1. 请提供此路由图。
   4. 
4. 我们对 SYNC 如何使 DCLK 和 SDCLK 分频器同步的了解稍微少了一点  

您好、Shekhar、

1. 通常、R 分频器复位的频率非常低、<10MHz、因此分频器同步的难度不大、分频器同步以如此低的频率同时在所有器件之间传播。 理论上、实现同步 R 分频器同步所需的长度匹配也可用于确保同步输出分频器同步、但存在两个具有挑战性的问题：
   1. 同步输出分频器的一种方法是通过 CLKin0、但必须在所有器件上重定时到完全相同的 VCO 周期。 这意味着您必须在多个器件之间的某些未知长度匹配范围内满足几百皮秒的设置时间要求。 这是可能的、但具有挑战性。
   2. 另一种同步输出分频器的方法是通过 SYNC 引脚、该引脚也会重定时到 VCO。 但是、由于 SYNC 引脚路径中的 CMOS 可变性、SYNC 引脚时序存在3-5ns 不确定性、因此如果不将时序重置为更慢、更一致的信号(例如 SYSREF 分频器)、几乎无法通过 SYNC 引脚直接同步输出分频器。 SYSREF 分频器重定时构成到目前为止提出的每个建议的核心、因为它将同步窗口从"单个 VCO 周期"放宽为"单个 SYSREF 分频器周期"。 此外、如果遵循 ZDM 规则、SYNC 可以是任何 SYSREF 分频器周期、因为所有器件的 SYSREF 都将同相。
2. 数据表第8.3.1.1节详细介绍了 PLL1 R 分频器同步序列。 由于您处于嵌套 ZDM 中、PLL2 R 分频器的相位无关紧要。
3. (笑声)
   1. 对于输出分频器同步、SYSREF_MUX 被设定为1 (重新定时 SYSREF)。
   2. SYSREF 分配路径也是同步路径。 SYSREF_MUX 的输出可用作内部分频器复位信号。 SYNC_DISx 和 SYNC_DISSYSREF 存在一些位、用于将 SYSREF 分配路径闸门为每个通道的分频器复位。 如果这些位被置位、分频器复位被选通、SYSREF 分配路径信号不会复位分频器。 如果这些位被清零、分频器复位被取消、SYSREF 分配路径信号将在高电平信号上复位分频器。
   3. SYSREF 复位有两个组件：
      1. 主 SYSREF 分频器的功能与较大的输出分频器类似：它可以通过 SYSREF 分配路径中的信号进行复位、而复位由 SYNC_DISSYSREF 位进行门控。 如果您遵循 ZDM 规则、则无需重置 SYSREF 分频器、因为 SYSREF 分频器在所有器件上始终同相。 但是、当您需要设置单个器件的相位时、无论输入时钟如何、您都可以重置 SYSREF 分频器、以便 CLKOUT 和 SYSREF 相位都复位。
      2. 通过将 SYSREF_CLR=1设定至少15个 VCO 周期来复位本地 SCLKX_Y_DDLY。 顺便提一下、您可以以最大速度将 SPI 写入器件、只需切换 SYSREF_CLR 状态0->1->0即可、这应该足以清除 SCLKX_Y_DDLY 状态。
   4. 我在下面添加了两个图：一个图阐明了执行 SYNC 并设置 SYNC_DISx=0时的路径；一个图阐明了启用 SYSREF 分频器以进行连续操作时的路径(例如、也可以是脉冲或其他一些值)、SYNC_DISx=1。

同步路径、假设 SYNC 引脚或 SYNC_POL 切换、使用 SYSREF_MUX =在遵循 ZDM 规则的情况下重定时 SYSREF 分频器：

SYSREF 路径、同步完成后、使用 SYSREF_MUX =连续 SYSREF：

此致、

Derek Payne