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[参考译文] LMK04828：DAC3XJ8XEVM：PLL2不锁定100MHz LVPECL

admin
Guru**** 2538950 points
Other Parts Discussed in Thread: LMK04828

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1161792/lmk04828-dac3xj8xevm-pll2-not-locking-for-100mhz-lvpecl

器件型号：LMK04828

您好！

我们使用 的是 DAC3XJ8XEVM 评估板、该评估板默认随附122.28MHz LVCMOS 至 OSCIN。

e2e.ti.com/.../DAC3XJ8XEVM_2D00_SCH_5F00_D.pdf

我们将 Y1更改为100MHz LVPECL https://www.crystek.com/crystal/spec-sheets/vcxo/CVPD-922.pdf 、然后将 LVPECL 输入电路更改为 OSC IN 输入

但 PLL2未锁定。

具有 J17 CLKIN1的外部输入时、PLL1处于锁定状态、但 PLL2未锁定  

我们缺少了什么...？

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    TI__Guru**** 2538950 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好 Lakshminarayana、

    我注意到有两个主要因素可能导致 PLL2不锁定。 首先、如果您使用 TI 提供的软件来运行评估板、则评估板将无法工作、因为它针对122.28MHz 信号进行了编程。 其次、最重要的是 、主要问题是、如您所述、DAC3XJ8XEVM 是针对 CMOS 输入进行编程的、这是一个单端输入。 如果您查看提供的方框图、则 Y1正极引脚未填充、因此没有信号通过该引脚。 因此、当您使用差分 LVPECL 信号时、整个信号不会传递到 LMK04828、从而导致 PLL2不锁定。 我已附上一个设计建议来解决此问题、并从 Y1中正确填充该引脚。

    此外、PLL1锁定与 PLL2锁定无关、它主要取决于 基准输入信号、而不是您使用的 VCXO。

    如果这尚未解决您的问题/问题、请在您的回复中附上 DAC3XJ8X GUI 和/或所需输出频率的屏幕截图或文件。

    祝你好运、

    Andrea

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    TI__Guru**** 2538950 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    [引用 userid="493260" URL"~/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1161792/lmk04828-dac3xj8xevm-pll2-not-locking-for-100mhz-lvpecl/4369049 #4369049"]

    因此、当您使用差分 LVPECL 信号时、整个信号不会传递到 LMK04828、从而导致 PLL2不锁定。 我已附上一个设计建议来解决此问题、并从 Y1中正确填充该引脚。

    [/报价]

    是的、尽管 PLL 未锁定、但我们已尝试按如下方式将差分输入端接至 LMK。

    [引用 userid="493260" URL"~/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1161792/lmk04828-dac3xj8xevm-pll2-not-locking-for-100mhz-lvpecl/4369049 #4369049"]首先、如果您使用 TI 提供的软件运行评估板、则评估板将无法工作、因为它针对122.28MHz 信号进行了编程

    我们已经尝试更改100MHz 的分频器值、但 PLL2仍然无法锁定。

    在 GUI 中，有一个选项可供选择，用于 OSCIN 单路(CMOS)或具有双极性的差动输入?

    我们缺少的任何其他内容。

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    TI__Guru**** 2538950 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好、Lakshminarayana、

    对于 LVPECL 差分输入、建议 OSCin 输入端接具有100 Ω 差分电阻。 在这里、您可以在差分线路上提供100欧姆电阻器并查看性能。

    除此之外、随着 VCXO 的变化、您可能可以调整 PLL2环路滤波器、也可以使用 PLLatinum 仿真工具 进行环路滤波器仿真。

    OSCin 输入端接的变化足以支持不同的输入格式信号(单端或差分)。

    谢谢！

    此致、

    Ajeet Pal