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[参考译文] LMK04828：时钟分配使用中的相位噪声降级？

admin
Guru**** 2540720 points
Other Parts Discussed in Thread: LMX2582, LMK04828, LMK05318, LMK03318

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/888892/lmk04828-phase-noise-degradation-in-clock-distribution-usage

器件型号：LMK04828
主题中讨论的其他器件：LMX2582、 LMK05318、 LMK03318

您好！

客户需要分数 PLL 和8输出时钟。 通过使用 LMX2582、相位噪声性能几乎可以满足要求、但它具有两个输出。

我认为 LMK04828可用作时钟分配和分频器、因此我认为 LMK04828可用于低噪声时钟缓冲器。

 FIN 引脚-> CLOCKin1 OUT MUX 选择 FIN -> VCO MUX 选择 FIN ->时钟分配

客户需要1/1、1/2、1/10的分频器。

我认为 LMK04828通常用于此模式下的高速 ADC 时钟分配。 我想相位噪声降级会很小。

LMK04828是否可用于低噪声时钟分配器件？

此致、

渡边俊弘   

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    TI__Guru**** 2540720 points
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    你好，唐俊弘，

    是的、LMK04828可用于分配模式、这是您提到的扇出 ADC 时钟的常见用例。  

    如果我们的8个输出时钟发生器中有足够的噪声和频率输出范围能力、例如 LMK03318、您可能还需要考虑它们中的一个。 LMK05318 也可  配置为时钟发生器。

    此致、

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    TI__Guru**** 2540720 points
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    Liam-San、您好！

    我们是否认为没有问题参考时钟 p\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\ 当 LMK04828使用时钟分配模式时、是否需要将噪声复制到输出时钟？

    我对 LMK05318很感兴趣、但我不知道如何仿真性能。 PLLatinum 具有 LMK05318的选项、但似乎是 APLL。 LMK05318是 DLL。

    您能否教我们如何通过 PLLatinum 对 LMK05318进行仿真？

    到目前为止、LMX2582几乎符合规格、但1kHz 和10kHz 偏移相位噪声非常严重。 其他 PLL 不符合该规范。 我猜 VCO 相位噪声会影响性能、因为 LMX2582 VCO 相位噪声很低。

    这就是我考虑 LMX2582 + LMK04828时钟分配模式配置的原因。 如果通过仿真我们知道 LMK05318具有足够的相位噪声性能、那么 LMK05318将是更好的解决方案。

    此致、

    渡边俊弘

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    TI__Guru**** 2540720 points
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    你好，唐俊弘，

     大于1kHz 范围的噪声 将跟踪 APLL 和 BVCO 的性能 、因为 DPLL 的环路带宽非常窄。 我希望 Pllaatinum sim 能够提供准确的预测、直到频率< 100Hz。  10kHz 时的噪声非常好。  

    将 DPLL 添加到 llatinum Sim 的计算中需要进行一些当前未计划的重大更改。

    有关分配模式下的附加噪声的更多讨论、请参阅此帖子。

    e2e.ti.com/.../3286076 发行版#3286076

    此致、

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    TI__Guru**** 2540720 points
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    Liam-San、您好！

    请让我向您询问有关 PLLatinum 仿真的信息。

    如果 DPLL BW 非常低、我们可以通过>100Hz 范围内的 PLLatinum 获得准确的结果。

    LMK05318 DLL 进入 APLL N 分频器。 APLL VCO 范围非常小。 因此、如果我们需要基准时钟和输出时钟之间的分数关系、我们需要使用具有级联模式的 APLL2。 因为 APLL2具有更宽的 VCO 范围。

    我的理解是、需要具有级联模式的 APLL2、对吗？

    如果正确、我认为我们需要在 APLL1和 APLL2的情况下进行两次仿真。

    您能否共享 PLLatinum 可以加载的仿真文件？

    我试过它、但它似乎不能正常工作。 我想修改仿真文件中的设置。

    输入参考时钟频率为10MHz、例如输出时钟频率为200.1MHz。  

    此致、

    渡边俊弘

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    TI__Guru**** 2540720 points
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    你好，

    是如果 VCO 不是5GHz、则需要 PLL2。 对于级联 PLL1和 PLL2仿真、您需要首先选择 PLL1、设计环路滤波器并导出相位噪声跟踪(数据导出->导出跟踪->相位噪声总计)。 然后切换到 APLL2并为 OSCin 导入数据

    此致、
    Hao