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https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/890746/lmk04828-how-to-generate-148-4375-using-100-mhz-crystal-connected
您好！
我需要从 lmk04828生成148.4375作为 FPGA 的参考时钟。
您能否在专业版中为该频率提供设置？
此致、
Rajesh Khanna
频率为148.4375MHz。
您好、Rajesh、
首先、TICS Pro 具有适用于 LMK04832 (VCO 范围与 LMK04828大致相同的 P2P 部件)的频率规划器工具。 您可以在 TICS Pro 中使用 LMK04832频率规划器、查找您喜欢的解决方案、并复制 R-分频器和 N 分频器设置、以便在 LMK04828中实现相同的结果。
请先尝试您自己的频率规划器。 如果之后仍需要帮助、至少应提供输入频率、计划使用模式(双 PLL 抖动清除器、单 PLL 时钟发生器、分配模式缓冲器)以及所需的 VCXO 频率(如果使用)。
尊敬的 Derek：
感谢您的评论、我无法在专业人士中找到频率规划器。
输入频率= PLL 1 -> 10MHz
计划使用模式(双 PLL 抖动清除器、单 PLL 时钟发生器、分配模式缓冲器)=> 双 PLL 抖动清除器、
所需的 VCXO 频率--> 100MHz
所需频率--> 148.4375 MHz
您好 Rajesh、
很抱歉、您找不到频率规划器。 我将再次检查它是否包含在我们的最新版本中、这是我们在过去几天中注意到人们无法找到应该发布的功能的几个案例之一、因此我们将对此进行研究。
感谢您提供所需的输入。 有几个选项可以与100MHz VCXO 配合使用、但我看到最好的选项是将 PLL1相位检测器设置为10MHz、将 PLL2相位检测器设置为1.25MHz、并以2968.75MHz 的频率运行 PLL2 VCO。 时钟输出分频为20。 请注意、在此低频下运行 PLL2相位检测器并不是获得最佳性能的理想选择、因为它会限制环路带宽并提升 PLL2噪声。 但是、如果相位噪声不太重要、则该方法可能起作用。
另一方面、156.25MHz VCXO 可以很好地工作： 它利用 PLL1作为抖动清除器、并从10MHz 基准转换为具有所需输出频率的更合适的公共分频器、同时保持更高的 PLL2相位检测器速率并实现更好的相位噪声性能。 使用156.25MHz VCXO 时、PLL1相位检测器的频率为1.25MHz、PLL2相位检测器的频率为78.125MHz。 PLL2 VCO 频率仍为2968.75MHz。
