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https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/894561/tpl5010-q1-schematic-review
您好！
我是否可以要求其中一个应用团队审阅此原理图并提供任何更改的反馈？
主要思路是使用简单时间设置的延迟逻辑-如果需要、我可以共享更多的条形图1-1。
Ross
您好、Ross、
RSTn 引脚上的10K 上拉电阻器连接到与 VDD 不同的电源、如果两个电源不同时运行、这可能会产生问题。 一个潜在问题是、在器件尝试将 RSTN 输出驱动为高电平时、原理图中心的晶体管逻辑可能会强制 RSTN 接地。
此致、 通道
您好、Lane、
是的、您回答正确。 电源轨不会同时运行。
首先是 P_SMPS_MAIN_3V3、不可中断、P_SMPS_QC_3V3由路由器处理器控制。
锁存器的初始状态由~DI_RP_MAIN_SMPS_3V3_PG~设置，顺便说一下，该引脚是全局复位信号，具有最高优先级。 因此、我们可以从考虑中排除中央晶体管逻辑。
这听起来不错吗？
感谢您提供相关信息。 根据这个电源序列、RSTN 引脚上的输入电压将有一段时间大于 VCC、这违反了绝对最大额定值中的输入电压规格。 如果晶体管电路已经将引脚驱动为低电平，或者如果上拉电阻被拉至与器件电源相同的电源轨，则应该可以。
