[参考译文] LMK04906BEVAL：STATUS_LD/PLL2 DLD 行为。

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请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/955455/lmk04906beval-status_ld-pll2-dld-behavior

器件型号：LMK04906BEVAL
主题中讨论的其他器件：LMK04906

我正在评估 LMK04906 (使用 TI 评估板) 、以便生成与 TI TSB82AA2BI 1394b 链路层控制器生成的8kHz 时序参考同步的32.768MHz 和16.384MHz 时钟。

LMK04906 单路 PLL/内部 VCO 设置可用、并且 LMK04906 成功地将输出时钟锁定到8kHz 基准、并在 LLC 在1394总线上"主器件"时将 Status_LD/PLL2 DLD 置为有效(8kHz 基准上的抖动极小)。

但是、如果这个特定的 PHY 是1394总线上的"从器件"(在8kHz 基准中产生高达500ns 的周期来循环抖动)、输出时钟仍然实现到输入的锁定、但是 Status_LD/PLL2 DLD 输出不稳定、在锁定和解锁之间发生变化。

是否有任何器件设置可通过抖动基准输入来稳定 DLD 运行？

Danny

3 年多前

0 admin 3 年多前

TI__Guru**** 663810 points

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尊敬的 Danny：

使用抖动基准输入稳定 DLD 运行的最佳方法是从单 PLL 设置切换到双 PLL 设置。在双 PLL 模式下、第一个 PLL (PLL1)可以清除基准输入的抖动、第二个 PLL (PLL2)将提供输出时钟。

下面是双 PLL 模式功能方框图和说明：

另一种方法是设置 DISABLE_DLD1_DET = 1。如果 PLL DLD 的不稳定性质导致时钟开关事件、可将 DISABLE_DLD1_DET 设置为1、以防止由于 PLL1 DLD 低电平转换而激活保持模式。

此致、

起亚拉赫巴

0 admin 3 年多前

TI__Guru**** 663810 points

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起亚

我在双 PLL 模式下开始评估、因为评估板已针对该模式进行配置。我发现 PLL1会锁定到未抖动的源、但不会锁定到同一抖动源(PLL2/DLD2从 VXCO 锁定到 OSCIn、但 PLL1/DLD1未指示锁定、并且时钟输出未同步到基准输入)。

然后、我切换到单个 VCO 模式、并在原始帖子中获得了结果。由于提供的 VCXO 调节范围较窄、单 VCO 模式还为8kHz 输入提供了更宽的锁定频率范围。

我要补充的是、在双 VCO 中、我在使用由 TI 时钟设计工具计算的8kHz 基准的环路滤波器值时遇到了一些困难、这些值根本不起作用。因此、测试是通过向提供的 C2_VCXO 添加电容来完成的、直到其工作频率降至8kHz、这可能不是最佳值。如果您可以为 C1_VCXO、C2_VCXO 和 R2_VCXO 提供建议值、我很乐意重新测试双 PLL 模式。

但回到原来的问题：那么没有影响 DLD2信号行为的设置/选项？ (由于 PLL2实际上已锁定、因此仅状态指示不稳定)

再次感谢、

Danny

0 admin 3 年多前

TI__Guru**** 663810 points

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尊敬的 Danny：

以下是在给定配置的情况下、我会推荐用于 C1_VCXO、C2_VCXO 和 R2_VCXO 的值：

您最初的问题的答案是遵循上述方法2。可启用 DISABLE_DLD1_DET (设置为1)以防止 PLL DLD 闪烁。这种方法会禁用 PLL DLD 引脚、因此您必须手动验证 PLL 锁定。此方法会导致您忽略 PLL DLD 锁定指示。如果您确定 PLL 已锁定、则此方法适合您。

此致、

起亚拉赫巴

0 admin 3 年多前

TI__Guru**** 663810 points

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起亚

评估板上提供的 VCXO 为122.88MHz、我认为这就是时钟设计工具为我提供略不同值的原因：

但是、我会尝试并报告这些值。

谢谢、

Danny

0 admin 3 年多前

TI__Guru**** 663810 points

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起亚

我使用您的 C1、R2和 C2值进行了重新测试、再次发现 PLL1不会锁定到稳定的8kHz 输入基准。我对输入基准频率进行了实验、结果如下：

64KHz 输入–PLL 锁定、DLD1 状态良好

32kHz 输入 –PLL 锁定、DLD1 状态不良

16kHz 输入 –PLL 锁定、DLD1 状态不良

8kHz 输入 –PLL 未锁定、DLD1 状态不佳

还有其他想法吗？

谢谢

0 admin 3 年多前

TI__Guru**** 663810 points

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尊敬的 Danny：

另一种方法是启用 DISABLE_DLD1_DET (设置为1)、以防止 PLL DLD 闪烁。这种方法会禁用 PLL DLD 引脚、因此您必须手动验证 PLL 锁定。此方法会导致您忽略 PLL DLD 状态指示。如果您确定 PLL 已锁定、则该方法会使 DLD 稳定。

此致、

起亚拉赫巴

0 admin 3 年多前

TI__Guru**** 663810 points

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很抱歉、起亚、我不清楚。

我想说什么其他想法、为什么 PLL1/外部 VXCO 不会锁定到评估板上的8kHz 基准？它与频率绝对相关、因为系统在低至约64KHz 的频率下工作得非常好。

在我们的系统中、如果没有功能锁定状态指示灯、则无法运行。

谢谢你

0 admin 3 年多前

TI__Guru**** 663810 points

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尊敬的 Danny：

请尝试执行以下文章中讨论的步骤： https://e2e.ti.com/support/clock-and-timing/f/48/p/440961/1587104?tisearch=e2e-sitesearch&keymatch=lmk04906%252520unlocked#1587104。具体来说、看看该主题中的最后一篇文章。

此致、

起亚拉赫巴

时钟和时序（参考译文帖）

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