[参考译文] LMK04832：SDCLK1和 DCLK8为&quot；not&quot；在我同步分频器后相位对齐[&quot；off&quot；by 1 VCO Clock]

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https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/909518/lmk04832-sdclk1-and-dclk8-are-not-phase-aligned-after-i-sync-the-dividers-off-by-1-vco-clock

器件型号：LMK04832

这是我的设置

我按如下方式设置时钟组1：

//时钟组1 (DCLK0 =断电、SDCLK1 = 320MHz)

写入0x0100、0x0A；DCLK0_1_DIV = 10 [3200MHz/10 = 320MHz]

写入0x0101、0x08；DCLK0_1_DDLY = 8

写入0x0102、0x00；CLK0_1_PD = 0、ODL = 0、IDL = 0、 DDLY0_1_PD = 0、DDLY[9：8]= 0、DIV[9：8]= 0

写入0x0103、0x44；DCLK0_1_HS = 0、DCLK0_1_POL = 0、DCLK0_1_DCC = 1、 DCLK0_BYP = 0、CLKout0_1_PD = 0、CLKout0_SRC_MUX = 0｛Device｝、DCLK0_1_Hsg_PD = 1

写入0x0104、0x00；SCLK0_1_HS = 0、SCLK0_1_POL = 0、SCLK0_1_DIS_MODE = 0、 SCLK0_1_PD = 0、CLKout1_SRC_MUX = 0 [器件]

写入0x0105、0x00；无模拟延迟、禁用模拟延迟

写入0x0106、0x00；SCLK0_1_DDLY = 0

写入0x0107、0x40；SDCLK1 = LVPECL16、DCLK0 =断电

我按如下方式设置时钟组5：

//时钟组5 (DCLK8 = 640MHz、SDCLK9 = SYSREF)

写入0x0120、0x05；DCLK8_9_DIV = 5 [3200MHz/5 = 640MHz]

写入0x0121、0x08；DCLK8_9_DDLY = 8

写入0x0122、0x00；CLK8_9_PD = 0、ODL = 0、IDL = 0、 DDL8_9_PD = 0、DDL[9：8]= 0、DIV[9：8]= 0

写入0x0123、0x44；DCLK8_9_HS = 0、DCLK8_9_POL = 0、DCLK8_9_DCC = 1、 DCLK8_BYP = 0、CLKout8_9_PD = 0、CLKout8_SRC_MUX = 0｛Device｝、DCLK8_9_Hsg_PD = 1

写入0x0124、0x24；SCLK8_9_HS = 0、SCLK8_9_POL = 0、SCLK8_9_DIS_MODE = 1、 SCLK6_7_PD = 0、CLKout9_SRC_MUX = 1 [SYSREF]

写入0x0125、0x00；无模拟延迟、禁用模拟延迟

写入0x0126、0x00；SCLK8_9_DDLY = 0

写入0x0127、0x11；SDCLK9 = LVDS、DCLK8 = LVDS

当我“SYNC”输出分频器时，我看到 SDCLK1 [320MHz]与 DCLK8 [640MHz]……“不”相位对齐。DCLK0_1_DDLY = 8且 DCLK8_9_DDLY = 8
在 PDF 第52页、它指出根据 DCLK 分频值、可能需要调整相位延迟。表18说明了不同分频值对最终数字延迟的影响。
对于时钟组1、存在10分频[DCLK0 = 3200MHz/10 = 320MHz]。表18显示产生了+0 [VCOs]。表19显示了 DCLK0_1_DDLY = 8时，“实际”DDLY 将为8。
对于时钟组5、存在5分频[DCLK8 = 3200MHz/5 = 640MHz]。表18显示产生了额外的+3 [VCO]。表19显示了 DCLK8_9_DDLY = 8时，“实际”DDLY 将为11。
然后我返回并将 DCLK0_1_DDLY“更改为”11”，使 SDCLK1的相位与 DCLK8“对齐”。
然后，我再次“同步”输出分频器！
我预期会看到 SDCLK1 [320MHz、LVPECL、除以10、DCLK0_1_DDLY = 11]“相位”与 DCLK8 [640MHz、LVDS、除以5、DCLK8_9_DDLY = 8]……。然而…………我在相位中看到(1) VCO 时钟差？
我似乎需要将 DCLK0_1_DDLY 设置为“10”而不是“11”
换言之，……表18中列出的5分频数字延迟调整值应为+2，“不”应为+3！
您是否可以“验证”+2是“正确”的答案？
PDF 第12页列出了(4)个不同情况的时钟偏差
1. CLKoutX 至 CLKoutX [任意偶数个 CLKoutX、相同格式的器件时钟]；典型值60ps
2. CLKoutX 至 CLKoutY [偶数至偶数或奇数至奇数、相同格式的器件时钟]；典型值60ps。
3. 将 CLKoutX 或 Y 更改为任何 CLKoutX 或 Y [任何输出、相同格式的器件时钟]；典型值100ps。
4. CLKoutX 至 CLKoutY [同一对器件时钟、相同格式]；35ps 类型。
我的用例是 SDCLK1至 DCLK8，它似乎不是所列(4)个偏斜示例中的任何一个。我确实注意到，对于列出的(4)个示例，典型范围为35ps 至100ps……。但我测量的相位差约为320ps [1 VCO = 1/3200MHz = 312.5ps]，这似乎是一个“VCO”差异，而不是“引脚对引脚”偏斜误差。