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[参考译文] WEBENCH®︎工具/LMK04828BEVM：时钟配置

admin
Guru**** 1859220 points
Other Parts Discussed in Thread: LMK04828, DAC38J84EVM
请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/914660/webench-tools-lmk04828bevm-clock-configuration

器件型号：LMK04828BEVM
主题中讨论的其他器件：LMK04828、 DAC38J84EVM

工具/软件：WEBENCHRegistered设计工具

e2e.ti.com/.../LMK_5F00_Queries.docx

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    TI__Guru**** 1859220 points
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    Shivaprasad、您好！

    1：由于1分频是奇数分频、因此您无法获得正确的输出、并且必须启用奇数分频的占空比校正。 设置 DCLKout0_MUX、DCLKout2_MUX 和 DCLKout10_MUX = 0x01 (分频器+ DCC+HS)。

    2.如何测量100MHz 输出？ 您是否正在使用平衡-非平衡变压器、或者您是否已将差分对的未使用桥臂端接至50Ω Ω？

    您能告诉我您遵循的同步过程是什么吗？ 请注意、数据表的第9.3.3.1节介绍了使用固定数字延迟在输出之间实现已知相位偏移的过程。

    此致、

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    TI__Guru**** 1859220 points
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    使用1分、我将跟踪并告诉您结果。

    我是通过在频谱分析仪的输出端添加50欧姆来测量的。

    我还有一个优点：我没有得到平滑的脉冲，它有些失真，您可以看到频谱分析仪的2个屏幕截图。

    感谢 Regarde

    Basavakiran

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    TI__Guru**** 1859220 points
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    Basavakiran、您好！

    要进行确认、您是指此图像中的失真：

    通常、当我看到这种失真时、它有两个常见原因：

    1. 差分对的另一个桥臂未端接。 例如、如果输出为 LVDS、则 LVDS 端接为100Ω Ω 差分；差分对的两个桥臂必须看到50Ω Ω 到 GND 或100Ω Ω 差分才能实现正确端接。
    2. 输出端接不正确。 例如、DCLKout0的默认端接包括240Ω Ω 至 GND、这会破坏标准 LVDS 行为。 数据表第10.4.2节规定了 LVDS 端接

    此致、

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    TI__Guru**** 1859220 points
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    尊敬的  Derek Payne：

     在向差分另一端添加50欧姆后、我得到的输出信号很平滑、

    感谢您帮助解决我的问题。 我再加一个双倍  

    我想在 Xilinx KC705 FPGA 的帮助下对 LMK 进行编程、了解如何连接以及如何对 LMK 进行编程

    谢谢、此致、

    Basavakiran

     

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    TI__Guru**** 1859220 points
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    Basavakiran、您好！

    在 TICS Pro 中确认所需设置后、您可以使用 TICS Pro 导出十六进制寄存器值：

    您可以将十六进制寄存器编程存储在 FPGA 存储器中、或从其他一些外部器件中读取。 寄存器编程接口是一个 SPI 总线、支持双向读取/写入、时序图请见数据表中的图1。

    要写入器件，SCK、CS*和 SDIO 引脚应分别连接到 FPGA SPI 时钟、芯片选择和 MOSI 网。 要从器件读取数据、您可以在 MOSI 网络上使用双向发送器、并在数据位传输时切换为 SPI 读取的接收模式、也可以通过配置 GPIO 引脚之一(PLL1_LD、PLL2_LD、CLKIN_SEL0、CLKIN_SEL1、 或复位引脚)、用于 SPI 读回、并将读回引脚连接到 FPGA MISO 线路。

    此致、

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    TI__Guru**** 1859220 points
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    尊敬的 Derek Payme：

    我使用了 KC705 Xilinx FPGA、因为我从 XADC 引脚获取、从该引脚获取 Vp-p 为5V、而从 LMK Vp-p 获取的 bt 为2.2V

    因此、FPGA 的引脚必须用于连接 LMK。

    谢谢和 Regerds、

    Basavakiran

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    TI__Guru**** 1859220 points
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    Basavakiran、您好！

    LMK04828 I/O 电平为3.3V。 虽然我无法访问原理图或 EVM 文档(Xilinx 要求为此信息登录)、但通常您有几个与任何 FPGA 进行通信的选项：

    • 在 FPGA 上使用3.3V I/O 组(组或连接到 XADC 引脚的引脚上是否提供 I/O 电压控制？)
    • 在 FPGA 和 LMK04828之间使用5V 至3.3V 电平转换器
    • 使用电阻分压器将5V FPGA 电平降至3.3V、并使用开漏晶体管逆变器将 LMK04828回读 GPIO 输出格式设置为推挽(反相)。

    此致、

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    TI__Guru**** 1859220 points
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    尊敬的 Derek Payne：

    我有输出时钟、但这些时钟不同步、默认情况下、它将分频器值设置为2 (意味着外部输入时钟为100MHz、然后输出时钟为50MHz)、但我希望分频器值应为1 (I/P 时钟100MHz、O/P 时钟100MHz)。

    如何对 DCLKout10_MUX = 0x01 (分频器+ DCC+HS)和同步分频器-选择进行编程。

    我告诉我寄存器地址和值、这是针对这个数据的解决方案。

    谢谢、此致

    Basavakiran

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    TI__Guru**** 1859220 points
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    您好、Basavakiran、

    DCLKout10_DIV 的值(0x128[4：0])应设置为0x01、以确保分频器值为1。 DCLKout10_MUX = 0x01对于该模式是正确的。

    您必须遵循数据表中概述的同步过程才能对齐输出。 改述如下：

    1. 对于您需要同步的每个输出、请设置 DCLKoutX_DDLY_CNTH 和 DCLKoutX_DDLY_CNTL。 例如、如果所有输出边沿都应同时传输、请在所有输出上将 DCLKoutX_DDLY_CNTH 和 DCLKoutX_DDLY_CNTL 设置为相同的值。 此外、确保在需要同步的所有输出上 DCLKoutX_DDLY_PD 清零。
    2. 在 SYNC/SYSREF 页面中、将 SYNC_MODE 多路复用器设置为引脚模式(0x1)、将 SYSREF_MUX 设置为正常同步(0x0)、并将 SYSREF_CLKin0_MUX 设置为从 SYSREF_MUX (0x0)获取源。
    3. 确保 SYNC_EN 设置为1。
    4. 对于您需要同步的每个输出、将 SYNC_DISx 清除为0。
    5. 同步分频器：
      1. 按引脚：在至少七个 CLKin1时钟周期后、向 SYNC 引脚施加一个外部信号高电平、然后将该信号低电平。
      2. 通过软件：切换 SYNC_POL 位的状态(0 -> 1 -> 0)。
    6. 将所有 SYNC_DISx 位设置为1。

    我包含了 TICS Pro 配置文件、该配置文件在 CLKin1上接受100MHz 频率、并应在 DCLKout0、SDCLKout1、DCLKout2和 DCLKout10上生成100MHz 频率。

    e2e.ti.com/.../LMK04828-100MHz-in_2C00_-100MHz-out.tcs

    此致、

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    尊敬的  Derek Payne：


    DCLKout0 、DCLKout2和 DCLKout10之间的延迟为40ps。 我还更改 了 DCLKoutX_DDLY_CNTH 和 DCLKoutX_DDLY_CNTL 寄存器值、但该延迟没有变化、我该怎么办？

    我可以 对 DAC038J84EVM 执行相同的过程吗？ DAC 模式(LMFS=4211)。

    谢谢、此致

    Basavakiran

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    您好、Basavakiran、

    每次更改延迟值(DCLKoutX_DDLY_CNTI/L)时、必须重新同步 LMK04828。

    据我所知、DAC38J84EVM 专为与 HSDC Pro 软件配合使用而设计、该软件包含用于基于 DAC LMFS 模式的 LMK04828的自有配置文件、并使用 TSW14J56EVM 管理同步过程。 也就是说、您可以手动对 LMK04828进行编程、在这种情况下、上述步骤将适用。

    如果您对 DAC34J56EVM 还有其他问题、我建议您单独打开一个特定于该 EVM 的 E2E 问题。 DAC 团队可以为其 EVM 配置和过程提供更多支持。

    此致、

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    尊敬的 Derek Payne：

    非常感谢您的帮助和建议

    谢谢、此致

    Basavakiran Hirmath

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    尊敬的  Derek Payne：

    LMK04828的外部时钟(CLKIN_1 = 100MHz)、我需要 DCLKout0=100MHz、DCLKout2=300MHz 和 DCLKout10=2400MHz、所有输出都是同步的。

    您能否向我发送带 LMK GUI (TICS Pro)屏幕截图的分步 PPT。

    谢谢、此致

    Basavakiran

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    您好、Basavakiran、

    请参阅随附的演示文稿

    e2e.ti.com/.../SYNC-and-delays.pptx

    此致、

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    尊敬的  Derek Payne：

     

    看到 PPT 后、我很容易理解、没有混淆。

    当我使用 VCO0时、我将获得100MHz、300MHz 和2400MHz、此时它不采用外部时钟、它采用板载时钟、但我希望使用非板载的外部100MHz 输入时钟生成。

    采用外部输入时钟(100MHz)、然后生成100MHz 和2400MHz。

    LMK 的输出应取决于外部输入(100MHz)。

    获得输出后、您可以共享"CLKIN 和 PLL"窗口并删除 Windows 屏幕截图 PPT。(与之前的格式相同)

    谢谢、此致

    Basvakiran

     

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    TI__Guru**** 1859220 points
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    您好、Basavakiran、

    在 LMK04828上、CLKin0/CLKin1/CLKin2仅作为输入连接到 PLL1。 为了在 CLKin1上获得100MHz 的外部时钟以产生所需的信号、您需要使用 PLL1并驱动 VCXO。

    但是、如果您的100MHz 信号为低噪声、您可以直接驱动 OSCin 端口。 这样就不需要 PLL1、如果您不需要外部 VCXO、则无需使用它。

    在下面随附的 PPT 中、我已经包含了两个选项供您考虑。 我没有浏览过保持页面、因为它对操作不重要、如果需要、我们可以重新访问保持页面。 我也没有浏览"其他"页面、因为此页面上的 I/O 设置非常简单。

    我还附上了用于生成 PLL1+PLL2选项配置的 TICS Pro 文件。 PowerPoint 介绍了如何修改 PLL1+PLL2配置以仅使用 PLL2。

    e2e.ti.com/.../CLKin-and-PLLs.pptx

    e2e.ti.com/.../config.tcs

    此致、