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[参考译文] LMX2594：输出相位噪声与基准时钟频率间的关系

admin
Guru**** 2444530 points
Other Parts Discussed in Thread: LMX2594, LMX2820

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/911048/lmx2594-output-phase-noise-vs-reference-clock-frequency

器件型号：LMX2594
主题中讨论的其他器件： LMX2820

您好！

我们计划将 LMX2594 PLL 用于9000至14500MHz 的宽带频率范围。

 10kHz 偏移时的相位噪声要求为-102dBc/Hz。 而在您的数据表中、第14页(图3。 15GHz 时的闭环相位噪声在10kHz 偏移时具有-104.8dBc/Hz 的相位噪声。

以上相位噪声测量是在 Fosc = 100MHz 和 FPD = 200MHz 时完成的。

但在我们的系统中、10MHz 时钟将来自外部、用于 PLL 参考。 如果在10kHz 偏移时使用相位噪声为-175dBc/Hz 的10MHz 时钟、则14.5GHz 时的热输出相位噪声将为  

-175+ 20*log (14500/10)，约为-111dBc/Hz。 但 PLL 可能会使该电平降低一定量(不确定电平)。

1.如果我们直接使用10MHz OCXO O/P 给 PLL、是否会出现任何严重的降级？

2.您数据表中的相位噪声图是使用哪种100MHz 参考时钟进行测量的？ 您能否提供用于数据表测量的参考 CLK 相位噪声级别？

我们是否需要在 PLL 基准输入之前使用乘法器将10MHz 乘以大约100MHz、以满足10kHz 偏移时-102dBc/Hz 的要求？

我们的 PLL 稳定时间要求为100uS (包括 PLL 写入)、以便您的信息考虑我们的环路带宽要求。

此致、

Sugumar K

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    TI__Guru**** 2444530 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    1) 有 3个注意事项： a)源噪声、b)相位检测器较低、c) 转换率

    A)

    对于源的噪声、您是-111、因此这应该非常远。  如果我们的1/f 噪声为-104.8、那么您的噪声比这个低6 dB、因此这会使您理论上处于-103.9 dBc/Hz。

    b) 输入基准较低时、相位检测器频率较低。  这会增加 PLL 平坦噪声、并且可能会在较低的相位检测器频率下破坏您的测量。 您可以使用倍频器将频率加倍至20MHz。  理论上、这会花费大约2dB 的成本。

    c) 输入对压摆率很敏感。  如果这是10MHz 正弦波、则相位噪声肯定会受到影响并降低。  LMX2594数据表中没有相应的数字、但 LMX2615数据表中有一个很好的典型性能图、显示了 PLL 品质因 数和1/f 噪声如何随压摆率降低、这也是我在 LMX2594中的预期结果。

    因此、要回答您的问题、我认为您会在10kHz 偏移时看到大约2-4 dB 的降级。

    我建议您使用我们的 PLLatinum Sim 工具来深入了解这一点。

    2. 我使用了焊件振荡器(501-4623G)。  在10kHz 时、对于100MHz 信号、我测量-160.3dBc/Hz

    3. 是的，这会很有帮助，但确保它们不会增加噪音。  LMX2594具有一个良好的输入倍频器(OSC_2X)。  请勿使用可编程乘法器(MULT)。  这有利于避免杂散、并且理论上有一个优势、但是采用这个输入倍频器会增加大约8dB 的噪声、这超过了理论上的优势。  总之、使用 OSC_2X 倍频器、但如果使用、请确保占空比为50%。

    此致、

    Dean

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    TI__Guru**** 2444530 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好！

    我们计划单独使用来自 OCXO 的纯正弦波基准(50欧姆负载)。 我们可能会将 OCXO 输出乘以100MHz、并将其提供给您的 PLL 参考、但仍处于正弦波。

    您已经说过使用了 wenzel 振荡器(501-4623G)。  在10kHz 时、对于100MHz 信号、我测量-160.3dBc/Hz。 如果我们计算15GHz 下的理论相位噪声为-160.3+20*log (1500/100)、即-116.7dBc/Hz、而在数据表的 PN 曲线中、则为-104.8dBc/Hz。

    那么、PLL 下降了大约12dB？ 我是否可以知道原因？ 如果我们需要在14.5GHz 时实现-102dBc/Hz、那么我们的基准 CLK 还应该具有一些多余的缓冲(10dB)？

    2.我在网站上找不到 Wenzel 数据表以上内容、您可以共享该链接吗？

    使用我们的10MHz 参考 OCXO (10kHz 时为 PN -175dBc/Hz)正弦波输出、您建议在14.5GHz 时实现-102dBc/Hz？ 我们是否需要使用倍频器(X2和 X5)将 OCXO 10MHz 输出转换为100MHz、然后馈送到您的 PLL？

    4.评估板中用于测量上述数据表性能的环路带宽是多少？

    5.是否有任何其他 PLL 可满足我们从9000到14500MHz 的相位噪声要求？

    我们将在一些想法下、在平均时间内试用您的 PLLatinum Sim 工具。

    此致、

    Sugumar K

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    TI__Guru**** 2444530 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    Sugmar、

     PLL 有自己的固有噪声。  因此、即使使用完美的基准(Wenzel 足够接近)、您也不会比-104.8数字更好(或可能比-0.1 dB 好)。   这是 PLL 的1/f 噪声。   因此、这不是增加一定数量的输入、而是我们的 PLL 在偏移频率下主导噪声的问题。

    2. 我觉得它可能已经被淘汰了、也找不到链接。  但我们仍在实验室中使用它。  我知道的是、通过 quit aa 位、该基准的噪声低于我们的 PLL。

    如果 您将输入基准相乘以获得更快的压摆率、这将有助于我们的 PLL。  但请注意、在将其乘以该值的过程中、您不会增加过多的噪声。  从理想乘法器的角度而言、您应该为理想乘法器添加20 dB、这样您可以添加比这多几 dB 的值、但不会太多。

    4、 闭环图的频率约为300kHz 左右。  对于 PLL 噪声的数值、我们使用2MHz 环路带宽来仅测量 PLL。

    LMX2594 是一款性能优异的 PLL。  我们将在下周发布一款具有更好 PLL 1/f 噪声和更好 VCO 噪声的新器件。  器件型号为 LMX2820、但需要一周左右才能在网上显示。

    此致、
    Dean