[参考译文] LMK04828：固定数字延迟

您好：6382592、

a)事件的顺序如下：

1. 同步脉冲会复位分频器状态、将其置于一致的起始值(相位0°)并复位数字延迟计数器。
2. SYNC 取消置位、VCO 时钟开始递增数字延迟计数器。 但是、在固定 数字延迟期间(不使用动态数字延迟)、输出状态将被静音、直到延迟计数器都饱和。
3. DDLY_CNTH VCO 时钟周期通过时、分频器/延迟输出的内部状态为"高电平"-此时输出缓冲器仍处于静音状态。
4. DDLY_CNTL VCO 时钟周期通过时、分频器/延迟输出的内部状态为"低电平"-同样、此时输出缓冲器仍处于静音状态。
5. 数字延迟计数器均已饱和、选择了常规分频值、输出缓冲器取消静音。

实现此方案的原因是、它使控制 动态数字延迟引入的占空比失真变得容易得多。 对于 固定 数字延迟、所有同步时钟至少中断7个 VCO 周期、然后输出被静音、直到 DDLY 计数器饱和、因此输出内部状态的确切实现细节在某种意义上是不相关的。 但是、对于 动态 数字延迟、相同的数字延迟计数器可被重新用于任意提前或延迟特定器件时钟的相位、 在这种情况下、能够明确指定这个被替代时钟周期的高/低部分的持续时间来避免具有特定占空比耐受值的系统中的毛刺脉冲是有帮助的。

A1)使用固定数字延迟时、正分频器仅在第一个周期内未使用。 固定数字延迟周期过期后、将使用分频器。 如果触发了动态数字延迟、分频器值将替换为单周期、其中 CNTH/CNTL 值决定 VCO 周期中的高电平/低电平持续时间。

A2) CNTH/CNTL 值不会改变固定数字延迟的时钟频率。 对于动态数字延迟、单个时钟周期的频率为 fVCO/(CNTH+CNTL)。

b)理论上、从同步事件到时钟输出的总固定延迟为(C + CNTH + CNTL + DCC - 0.5*HS) VCO 周期+模拟延迟(如果使用)、其中 CNTH 和 CNTL 是数据表表表表表20中给出的 CNTH/CNTL 的延迟值、 如果启用占空比校正(DCLKoutX_MUX = 0x1、或 DCLKoutX_MUX = 0x3且 DCLKoutX_ADLY_MUX = 0x1)、则 DCC 为1、且半步进减去一半的 VCO 周期总数。 请注意、我不确定开始时的恒定 C 偏移、因为它未在数据表中进行量化；然而、复位分频器和数字延迟块所需的最小同步持续时间为七个 VCO 周期、因此我怀疑 C=7。 大多数时间用于固定数字延迟、知道 C 的值并不重要、因为输出和 SYSREF 可以全部同步、并且只考虑输出到输出相位(请参阅9.3.4)。

对于9.3.3.1.1示例、输出被静音、而数字延迟生效。 这可以在图14的图中看到、其中显示"同步期间无 CLKout "。 由于分频器值为8、同步事件后的时钟占空比将为50%。 (请注意、即使分频器值为奇数、即9、DCLKoutX_MUX 中的占空比校正路径也可以校正占空比失真并确保50%占空比。 但占空比校正不适用于动态数字延迟期间的替代分频。)

我不确定我是否遵循有关>一个 VCO 时钟的固定延迟的问题... CNTH 和 CNTL 的最小值为2、因此所有固定延迟都将至少为3.5 VCO 时钟(如果使用半步长)。 如果您只打算使用固定延迟、只要 CNTH 或 CNTL 都不设为0x1、那么产生所需 VCO 时钟周期延迟数量的任何 CNTH+CNTL 总和都是有效的。

c)半步长延迟可与固定和动态数字延迟配合使用。 要使用固定数字延迟、只需将 DCLKoutX_HS 位设置为所需状态并同步通道即可。 要与动态数字延迟配合使用、应将相关 DCLKoutX_Hsg_PD 设置为0。 然后可随时使用 DCLKoutX_HS 位执行动态半步长调整。

另一件可能让您头疼的事情是：我主要负责2020年5月数据表修订版、我在9.3.4中介绍了一些公式、用于计算器件时钟和 SYSREF 之间的数字延迟偏移。 但是、我意外翻转了等式2中 DCLKoutX_MUX_ADJUST_ADJUST 的定义值。 其内容应为：

如果(禁用占空比校正)或0、DCLKoutX_MUX_ADJUST_ADJUST = 1

这将在后续数据表修订版本中进行修复、仅适用于2020年5月修订版本(SNAS605AS)。

此致、

Derek、

非常感谢您的详细回答-它完全解决了我的问题、

此致、

贝尼福尔克