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[参考译文] LMK03318:配置 PLL 的输出以实现最佳性能

Guru**** 2399305 points
Other Parts Discussed in Thread: LMK03328, LMK03318

请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/921618/lmk03318-configure-output-from-pll-for-best-performance

器件型号:LMK03318
主题中讨论的其他器件:LMK03328

你(们)好

我想知道以下问题是否有限制:

如果我将 PLL 配置为50MHz、100MHz、150MHz、200MHz、125MHz、156.25MHz -我能否输出接近100MHz、150MHz、200MHz 的50MHz、或者我是否需要为输出留出空间?

意味着 output0和 output1将不会具有相同的谐波?

我还记得我在相位噪声和性能方面看到过与此限制相关的一些东西、但我找不到。

也许我对它的不同类型感到困惑-我想检查它是否被允许。

如果没有、请您参阅相应的文章/应用手册、我非常感谢。

此致

Omer

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    您好、Omer、

    如果50MHz、150MHz 和200MHz 来自同一个 PLL、则可以让它们彼此接近。 如果在 LMK03328中使两个 PLL 具有相同的 VCO 频率、则会出现问题-这在 LMK03318中不是问题。

    串扰不会引起很多麻烦、因为这些频率被锁定在同一个源并且与相位相关。

    此致、

    Hao