尊敬的 TI 团队:
我正在 项目中使用具有可编程分频器部件号- CDCP1803RGET 的1:3 LVPECL 时钟缓冲器。
我有一些疑问,请看下面的一条,并作答。
问题1 -建议在数据表中,我们需要在差分输入端(IN+、IN-)连接100Ohm 的端接电阻器。
请参阅以下截屏附件。(参考数据表- PG-13)
如果我从10MHz 时钟发生器(部件号- Si570)获取 LVDS 差分输入、这是否必须遵循相同的要求?
问题2 -有关选择行(S0、S1、S2)的选择,我遵循数据表第5页的表1。
但我对为 S0、S1、S2分配的 selectlie 的值有一些疑问(例如,在表中的某个时间,S0的值为0和1 ->确定,但 VDD/2 ?->表示?
我们有3个选择线,为什么要为32个输出状态生成表?请详细说明表1。
问题3 -高达800MHz 的最大下降速率。 但我找到了同一器件型号的一份应用报告 它们显示的眼图速率高达1.5Gbps。
请参阅应用报告。 请向我推荐他们如何用于此适用于 Gbps 的 IC。(应用报告 SCAA074–2004年9月)
e2e.ti.com/.../CDCP1803RGET_5F00_Eye-diagram.pdf