我已经对 lmk 进行了编程，以提供156.25MHz 的 LVDS 输出，这是我在 Virtex 7 FPGA 中的管理库所提供的。
然后、我将该时钟用于 Aurora IP 内核和以太网子系统 IP 内核、但两个 IP 内核都显示没有 PLL 锁定。 为了进行测试、我将156.25MHz 的晶体振荡器作为 FPGA 的输入时钟、在此期间两个 IP 内核都显示 PLL 锁定。 我需要使两个 IP 内核都可以使用 lmk、但无法使其正常工作。 我已附加了两个时钟的屏幕截图
OSC 时钟 P
下图显示了我从 lmk 的 LVDS 线路之一获取的 clk 输出。
下图显示了我从 lmk 的 LVDS 线路之一获取的 clk 输出。
LMK 时钟 P
请给出建议。
尊敬的 Derek：
我有两个不同的板、它们具有相同的问题。
在电路板- 1中、我暂时将振荡器输出连接到 FPGA、以验证代码是否正常工作。
在电路板- 2中、我将 LMK 输出连接到 FPGA、但 PLL 未锁定。
第一个原理图
我 暂时将振荡器时钟用于以下原理图、以证明代码正常工作。
为了将晶体振荡器输出端连接到 FPGA、我们现在移除了突出显示的电容器和电阻器、并将振荡器输出端连接到 FPGA_MGT_CLK_P 和 FPGA_MGT_CLK_N
晶体振荡器的输出通过 LVDS 扇出缓冲器、然后到达 FPGA 的 MGT 组。 在这里、通过使用振荡器时钟、我对代码没有任何问题。
第二个原理图
我将 LMK 时钟用于以下 原理图。 在这里、LMK 输出通过耦合电容器连接到 FPGA 的 MGT 组。
有两个时钟会进入同一个 MGT 组。 尝试了这两种方法、但问题仍然相同。
突出显示了用于 Aurora 和以太网 IP 内核(DCLK8和 DCLK10)的输出时钟
* LMK04826的 TICS Pro 编程文件*
下面是 用于第二个原理图的 LMK04826的编程文件
e2e.ti.com/.../LMK1_5F00_LOW_5F00_SPEED.txt
*已确认 LMK04826已锁定到其基准源*
是的、我们已经看到 pll2通过检查 LMK 的 LD2状态被锁定。
请查看上述详细信息、并为我们提供使电路板- 2与 LMK 协同工作的更好方法。 等待您的回复。
此致、
Prahlad.G
