您好！
我现在正在测试 LMK04832器件的评估板。
我想把它连接到频谱分析仪来测量它的相位噪声、但是 PLL 的输出不是射频。 它们是 PECL、LVDS、CML 或 LVCMOS。
如何将输出连接到频谱分析仪以测量相位噪声？
谢谢、
Yuval
附加、
此致
Yuval
您好！
我已取消选中 PD 引脚、现在我在输出端看到 CMOS 信号。
我还有几个问题：
1. CMOS 输出看起来不好(SI 不良)，请参阅附件。 是因为接地的电阻为240欧姆吗？
2.我将输出更改为 PECL 或 CML、但在这种情况下、我在示波器上看不到任何信号。 您知道原因吗？
Yuval
您好！
感谢您的回答。 很抱歉、我有很多问题、但这是我第一次使用 JESD204B。
我将尝试解释我的新项目。 在我的项目中、一个模拟信号被传输到多个 ADC。 每个 ADC 以非常高的频率进行采样(频率将为1-3GSPS)。 ADC 的输出将连接到 FPGA 进行诊断。 我的计划是将 LMK04832用作时钟和 SYSREF 发生器。
我的问题是：
1.我知道如果使用大于1的时钟分频器、那么我需要在开发时钟输出之间同步。 如果时钟分频器= 1，是否也正确？
2.我不明白 为什么如果时钟分频器= 1、我需要设置 DCC 标志。 根据我的理解、如果 时钟分频器= 1、那么它就像一个缓冲器、因此、如果基准时钟和 VCO 具有50%的占空比、那么我为什么需要设置 DCC？ 器件时钟不应该也是50%占空比？
关于 SYSREF。 我尝试使用评估板、我有几个问题：
a：每个 ADC + FPGA 应获得一个 SESREF 信号。 它们是否都应同步到相同的时钟边沿？ 如果是，哪个时钟？
b.我在数据表中看到、我需要调整 SYSREF 延迟(模拟+数字)以保持设置+保持时间限制。 我不明白实际应该如何做到这一点、也不明白为什么 PLL 不关心这一点。 通常，同步两个 SYSREF 的方法(如果需要)是什么？
c.我将 CLK1输出的 SYSREF (设置为 LVPECL 2V)连接到示波器、并以两种模式运行：连续模式和脉冲模式。 我对此也有几个问题：
i。输出端为电容器充电的信号看起来会导致我看到信号振幅随时间的推移而增加(在脉冲模式下很容易看到)。 在连续模式下、您可以看到信号在最后是如何稳定的。 是因为评估板吗？ PLL 芯片？ (请参阅随附的图片)
二 我尝试 通过更改 SYNC_POL 的极性来操作 SYSREF、但它没有激活脉冲发生器。 我出了什么问题。 激活脉冲发生器的唯一方法是按下 SYNC/SYSREF 窗口中的"发送脉冲"按钮。
感谢您的帮助，
Yuval
[引用用户="Yuval Minster"]
1.当您说"并且每个器件时钟都同时同步(与 SYSREF 分频器一起)"时、您的答案是什么意思？
[/报价]
我认为 Derek 试图说、如果所有器件时钟具有相同的频率、并且到接收器的所有器件时钟迹线的长度相同、那么器件时钟将具有相同的上升沿。 此外、如果所有 SYSREF 也是相同的频率、所有 SYSREF 都具有相同的上升沿、那么您只需使用全局 SYSREF 延迟"将 SYSREF 边沿置于器件时钟的下降边沿"。
[引用用户="Yuval Minster"]
2.如果到每个 ADC 的时钟和 SYSREF 的路由是相同的、但 ADC 之间的路由是不同的、那么它是否仍然正常(根据您的回答、我理解是这样)？
[/报价]
是的、这没问题。 您可以将器件时钟与数字延迟和半步长对齐、然后使用它们的模拟和数字延迟调整 SYSREF。 每个器件时钟和每个 SYSREF 都有自己的数字延迟、除非输出对配置为两个器件时钟或两个 SYSREF。
[引用用户="Yuval Minster"]
3.我知道 SYSREF 会复位所有计数器，所以虽然 ADC 可能会在不同的时间传输相同的样本(因为每个 ADC 的 SYSREF 可能在不同的时间到达)，但 FPGA 应该知道如何处理。 我仍然不明白 FPGA 为何需要获取 SYSREF 信号(我看到在子类1中、这就是应该实现的方式)。 ADC 接收 SYSREF 是否还不够？ 为什么 FPGA 也应该接收它？
[/报价]
SYSREF 是链路中所有器件使用的时序参考。 所有器件都需要由 SYSREF 同步。 SYSREF 与帧时钟相关、有助于生成系统中的所有采样时钟和 LMFC。 有一个详细的 TI 视频培训系列、介绍了 JESD204B 标准。 您可以在此处找到培训： 
[引用用户="Yuval Minster"]
4.如果路由的时钟+ SYSREF 与 ADC 相同、我是否仍需要在 SYSREF 与时钟的下降沿之间同步？ PLL 与时钟之间是否有默认的时序关系？
[/报价]
是的、您仍需要执行此操作。 但是、正如 Derek 提到的、它将变得简单得多、您只需全局 SYSREF 延迟即可完成。
[引用用户="Yuval Minster"]
如果(4)的答案是肯定的、我仍然不明白我如何知道 SYSREF 何时与时钟的下降边沿同步。 是否有在 SYSREF 与时钟之间对齐的过程？
[/报价]
请参阅数据表的“8.3.3.1.1 SYSREF 示例的设置”和“8.3.5 SYSREF 到设备时钟对齐”部分，以及应用手册和幻灯片集 Derek 在9月16日发布的这篇文章中指出的内容。 数据表中的部分提供了计算延迟的公式。
[引用用户="Yuval Minster"]
6.如果我需要使用2个 PLL，它们会得到相同的参考时钟。 它是否会在 SYSREF 和时钟之间的对齐过程中发生变化？
[/报价]
您需要确保除了相同的参考之外、同步事件也会同时在两个器件中发生。 这将确保频率相同的两个 LMK04832的输出具有相同的上升沿、前提是布线相同。 您还可以根据您的频率计划使用0延迟。 幻灯片很好地解释了您的选项。
[引用用户="Yuval Minster"]
7.在 PLL 的数据表第8.3.5节(“SYSREF 到器件时钟对齐”)中，介绍了如何将 SYSREF 与时钟对齐。 它介绍了如何计算 SYSREF_DDLY (SYSREF 全局延迟)值。
答： 这是我应该用来使 SYSREF 与时钟同步的方法吗？
b.在表3中、当 DCLKX_Y_DIV = 1时、我看不到 DCLK_DIV_ADJUST 的值应该是多少
c.在本节的示例中、我不理解 为什么 SCLKX_Y_DDLY = 2。 最小值为8，那么 为什么在本例中 SCLKX_Y_DDLY 等于2？
[/报价]
7.a. 这是确定延迟和相关寄存器设置的方法、这些设置是在器件时钟和 SYSREF 之间创建正确对齐所需的。
7.b. 我需要就此向您回复。
7.C. 我相信您会混淆 SCLK_X_Y_DDLY 和 SYSREF_DDLY。 SYSREF_DDLY 是全局 SYSREF 延迟、最小值为8。 SCLK_X_Y_DDLY 是单个输出对共用的本地 SYSREF 延迟、可以旁路或设置为2至11个周期之间的值。
谢谢、
Vibhu
