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[参考译文] CDCE949:PLL 设置限制确认

Guru**** 2380860 points
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https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/946457/cdce949-pll-settings-limit-confirmation

器件型号:CDCE949

大家好、

你好。

我们的客户希望澄清以下哪个 PLL 设置限制是正确的。  数据表第29页上的限制为: 16≤Q≤63、0≤P≤4、0≤R≤51或第23页的脚注(5)、其中显示16≤q≤63、0≤p≤7、0≤r≤511、0 < N < 4096?

感谢您的澄清!

艺术

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    您好、Art、

    我认为第23页是正确的、但我将允许我团队的一位专家确认这一点。 请等待他的答复。

    谢谢、

    Vibhu

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    是第23页正确。

    此致、
    Hao

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    感谢大家!

    如果确实是错误,您能否确保更新第29页。 这会给客户带来困惑。

    此致、

    艺术

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    一定要来!