[参考译文] LMK05028：当输入基准超出拉入范围时 APLL 冻结

您好、PHI、  

在移除 CPRI 电缆并重新拔出电缆后、您是否执行了状态回读？ 我对它的期望是、当它被删除、因此我们没有基准(CDR 产生15 MHz)时、我们应该进入带有 LOPL 标志的保持模式。 一旦返回、它应该重新锁定、但由于它不是、并且正如您所说的那样"冻结"、我想知道状态回读会告诉我们什么。  

• 输入有效
• DPLL 选择了输入  
• DPLL R div 和 N div 分别显示了在状态通道上探测的情况、是移动到试图锁定还是刚刚冻结  

其次、请启用缺少时钟功能(丢失和短脉冲)、以便在基准电压下降时快速使其失效。 否则、DPLL 可能会尝试跟踪电源轨、然后跟踪电源轨(因为这是非常大的偏移)、这可能会使恢复更困难。 此功能位于主开始选项卡上、不需要计算 RunScript、只要您启用该位、它就会更正对所需寄存器的编程。  

谢谢、此致、

Amin

你(们)好

当 CPRI 返回时：

• 是的、输入有效
• DPLL 选择了输入
• PLL2_NUM_STAT 刚刚冻结：R145、R146、R147、R148、R149  

我启用了 PPM 监视器、缺少时钟和早期时钟检测器、因此当输入时钟下降 DPLL 变为保持模式以及输入返回 DPLL 时可以恢复。

我只是想在输入时钟下降得太快并且输入监控器的不合格速度不够快时测试异常、然后 DPLL 可能很难"冻结"恢复。

我尝试在用户控制选项卡上进行一些配置。 通过取消勾选 DPL2_REF_SAFE_SLIP 或将 REF Cycle_SLACT_OFFSET 增加至大约50000。 即使我强制 DPLL 锁定至15MHz 之类的输入时钟、然后恢复至15.36MHz、DPLL 也能轻松恢复。

您能给我更多关于循环滑动设置的信息吗？  对执行的相位噪声或 DPLL 的锁定时间有何影响？

谢谢、此致、

PHI 图

您好、PHI、  

缺少时钟监控器完全用于此目的。 它是最快的检测、应使基准无效、因此不会停止 DPLL 跟踪。 您的保持历史记录也足够大、在这里、它从器件锁定为参考时收集的历史记录切换到保持模式频率。  

ppm 检测器速度较慢、但精度要高得多。 这将使用户能够确定他们希望 DPLL 精确跟踪基准的距离、以及他们希望系统切换到保持模式的时间点。  

如果基准没有足够快地取消资格、DPLL 可能会跟踪太长、然后在基准恢复时需要更长的时间重新锁定。 我认为这是你在 DPLL"冻结"发生时观察到的情况。 我的假设是、它最终会锁定、但需要很长时间。  

我不确定我是否理解"异常"的评论、我们再次建议始终启用缺失的时钟监视器。 从上面我看到的内容来看、当它启用时、系统没有问题。  

可启用 DPLL_REF_SAFE_SLIP。 我假设 TICSPRO 配置已启用。 您是否手动更改了它？ 它不会对相位噪声性能产生任何影响、它可能对锁定时间产生一些轻微影响。 启用它不会有任何影响。  

不应手动编程 Ref_Cycle _Slip_Offset。 这是 VCO/TD/Ref 输入的函数。 这也是 RunScript 的一部分、这些计算是为您运行的、因此请不要更改它们。  

谢谢、此致、

Amin  

尊敬的 Amin：

感谢您的回复

现在、系统按预期工作！

此致、