[参考译文] LMK04826：多时钟同步

大家好、Pavan、

由于您的限制、因此无法使用 SYSREF 频率等 GCD 频率来确保所有输出都使用 LMK04826进行同步、 由于器件之间未连接 SYSREF 输出、并且器件时钟分频器太小、无法生成4.8828125MHz 以强制同步所有输出。  在195.3125kHz 时、100MHz 和4.8828125MHz 的 GCD 更低、即使使用 SYSREF 分频器、2500MHz VCO 也无法生成该值、因此实际上无法保证100MHz 信号和系统其余部分之间的输入到输出同步。 如果您可以使用与 P2P 兼容的 LMK04832而不是 LMK04826、则可以获得2500MHz VCO 和通道分频器、足够大、以便从器件时钟生成4.8828125MHz 输出、或者可以将 SYSREF 输出多路复用到器件时钟引脚。 但您说您的硬件是固定的、因此我假设切换到 LMK04832不是一个选项。

您是否能够使用 SYNC 引脚上的外部 SYNC 信号来同步器件？ 由于锁定时间、寄存器编程时间、环境条件等方面的差异、器件之间的 SYSREF 分压器相位在整个功率周期内会有所不同 如果您可以使用 SYNC 引脚、则可以确保每个器件在大致相同的时刻接收同步信号、复位 SYSREF 分频器、并使用156.25MHz 等合理的 OSCin 频率来满足156.25MHz/312.5MHz 域的零延迟要求。

如果您没有任何器件连接到 SYNC 引脚、但您的 SYSREF 的器件目标具有测试模式、则可以尝试同时从多个器件读回测试模式数据、以2500MHz 周期量化误差、 并使用动态数字延迟将每个器件的 SYSREF 移入正确对齐。 使用该方案、零延迟频率可以再次达到156.25MHz 等合理值。

上述每种方法都面临与100MHz 源同步的挑战。 只要您对100MHz 信号进行监控以跟踪与其他 LMK1输出相关的相位、就可以同步 LMK1并为每25 4.8828125MHz 时钟周期手动计算128个100MHz 时钟周期。 可以使用动态数字延迟或通过同步重新建立数字延迟、以相对于100MHz 时钟调整整个系统相位。

此致、

大家好、Pavan、

[报价 USER="Pavan kumar8">如果我通过 SPI 配置切换同步轮询位、那么我的一些时钟会漂移、同步会丢失。 为什么？？

每次您向分频器发送同步信号(无论是通过 SYNC_POL 位还是从外部信号)时、如果所述分频器的 SYNC_DISx=0、则分频器将保持复位状态、直至同步信号被清除。 一旦 SYNC 信号被清除、每个同步分频器将开始计数由数字延迟电路定义的某些 VCO 周期数。 也就是说、在您的配置文件中、我看到所有数字延迟电路都断电了。 我不确定您的同步过程是什么、因此根据详细信息(启用数字延迟、设置为不同的值、SYNC_DISx=0等)、您的同步过程可能会由于多种原因而更改相位关系。 我需要同步过程来提供更好的响应。

[引用 user="pavan kumar8"]我可以使用硬件同步引脚。 是否需要使用它？？ 在数据表中，给定的 SYNC_POLL 切换将提供与切换硬件同步引脚相同的行为。 请澄清 [/引述]

切换 SYNC_POL 将有助于在同一器件上的时钟之间建立相位关系。 但是、当必须同步多个器件时、需要 SYNC 引脚(或 CLKin0同步源)来实现时序精度、因为 SPI 时钟不一定与 VCO 同步、并且数字逻辑在 PVT 上具有不同的响应时间。

在您的用例中、您可以选择： 您可以使用 SYNC 引脚设置每个器件上 SYSREF 分频器的相位、也可以使用其他一些过程来补偿每个器件上的 SYSREF 数字延迟、以便在电源周期之间始终知道器件间的 SYSREF 相位差。 根据您在帖子中提供的其他信息、确定 SYSREF 分频器相位似乎比通过 SYNC 引脚实现一致同步更具挑战性。

[引用 USER="Pavan kumar8">如果我使用156.25MHz 的零延迟模式作为反馈、则 GCD (2500、312.5、156.25)= 156.25、因此我可以使用156.25MHz 作为反馈时钟、我将对 LMK2、LMK3、LMK4、LMK5的 OSCin 进行编程、使其为156.25MHz、 然后、我的所有器件时钟将是同步的、SYSREF 将不会在所有 LMKs 之间同步。 它是正确的吗？[/引用]

没错。

[引用 user="pavan kumar8"]是否需要同步 JESD204b 协议(子类1)中的所有 SYSREF 脉冲以同步多个 DAC？？

严格来说、这不是必需的。 但是、您必须能够推断多个器件上 SYSREF 边沿之间的差异周期数、并且您需要手动偏移 FPGA 或 DAC 上的缓冲器以进行补偿。 如前所述、SYSREF 分压器相位在不同器件之间的功率周期中是随机的、因此每个功率周期都需要某种方法来在器件之间手动重新对齐 SYSREF 相位。

[报价 USER="Pavan kumar8">如何在同一时刻将 SYNC 发送到所有5个 LMK? 它们的长度不匹配 [/报价]

如果它们的长度不匹配、您可能无法在同一时刻发送它们。 您可以设置数字延迟以补偿每个器件上的长度匹配差异。 例如、最长的同步路径可以使用最小的数字延迟、而最短路径可以使用更长的数字延迟。

[引述 USER="Pavan kumar8"]您是指 JESD 测试模式吗？[/引述]

更具体地说、您会发送类似连续 ILA 模式的内容、以便为每个 DAC 确定适当的弹性缓冲器。 很难确保所有通道上建立的任何弹性缓冲器的功率周期或系统复位之间的确定性。 只要器件间的 SYSREF 相位在电源周期之间是相同的(通过使用同步或数字延迟调整)、在电源周期之间弹性缓冲器设置将是相同的、并且将实现确定性。 如果电源周期之间的弹性缓冲器设置不同、每个电源周期的延迟将不同。 从技术上讲、也可以解决这一问题、但问题在于您的 JESD 硬件可以提供多大的补偿。

如需更多信息、请参阅 TI 确定性延迟培训。

[引用 user="pavan kumar8"]对于上述所有实验，我们是否需要持续监控 LMK 1的100MHz 输入相位？？

仅当您关心与156.25MHz/312.5MHz 域相关的100MHz 时钟的相位时。 通常、对于 JESD204B 系统、不在 JESD204B 域中的任何时钟都不需要同步、但这取决于应用。 您似乎认为、只有输出在器件之间对齐是可以的、因此我怀疑您不需要100MHz 相位。

[引用 user="pavan kumar8"] 128个100MHz 时钟周期与 sysref 的关系是什么？

我的关闭系数为4、应为512。 GCD (100MHz、4.8828125MHz)= 195.3125kHz；100MHz/195.3125kHz = 512；4.8828125MHz/195.3125kHz = 25。 但基于上述、这可能并不重要、因为100MHz 时钟可能不需要与其他时钟对齐。

此致、