[参考译文] LMK04610：输出时钟相位会因温度变化而变化

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https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/761494/lmk04610-output-clock-phase-is-shifting-by-temperature-change

器件型号：LMK04610
主题中讨论的其他器件： LMK04616EVM、 LMK04616、 LMK04828、 LMK04832

大家好、团队成员

我的客户正在使用 LMK04610、他们希望使输出时钟具有比输入时钟固定的相位延迟。

这可以通过零延迟模式进行设置、方法是使用反馈作为数据表中描述的输出时钟7/8。

但我们发现、一旦温度发生变化、例如从-40到25℃、输出时钟相位将发生很大变化。

我尝试在 LMK04616EVM 中重复此操作、但问题相同。

您能否帮助检查这是否符合预期、或通过任何方法将其优化为极少的相移？

我捕获了一个视频。 CH1是输入 CLKIN1、CH2是 OUTPUT9、其频率与122.88MHz 的输入频率相同。

首先、我从 TICS 加载了默认设置、然后通过将反馈设置为输出7 (983.04MHz)将其更改为零延迟模式。它将被很好地锁定。

然后、我将使用冷冻喷雾冷却 EVM 上的 LMK04616。 CH2将如视频所示发生变化。

e2e.ti.com/.../VID_5F00_20190109_5F00_164534.mp4

6 年多前

0 admin 6 年多前

TI__Guru**** 1825110 points

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您好 Harson、

我最近注意到了这一点。我对它进行了研究、并确认了与您从 CLKIN#驾车时看到的类似行为。

在 LMK04610数据表中的"0延迟反馈"部分9.3.8 "低偏移模式"中、与 PLL2 N 和 PLL2相位检测器的相位比较是从输出到的。您将在仅 PLL2模式下找到改进的0延迟性能。但是、当使用 PLL1时、将会出现此问题。为了改进这一情况或使 PLL1延迟为零、这是一个需要在市场营销中提出的问题。

我建议0延迟(或低偏移模式)仅对 PLL2模式有效。如果双环路需要0延迟、则 PLL1 + PLL2。请考虑 LMK04832或 LMK04828/26/21产品。我的理解是、相位将保持在 PLL1相位检测器频率的+/- 1周期内、但该周期通常比 PLL2的周期大得多、因此出现了极高的相移。

请注意、LMK04832器件和 LMK0482x 系列彼此引脚兼容(不是 LMK0461x)、并且除了寄存器映射的输出部分之外、编程也有些兼容。

请注意、我还在 LMK04616上发现、CLKout6、而不是 CLKout7用于反馈点、CLKout9、而 CLKout8用于低偏斜模式下的反馈点。这些时钟位于同一对内、即 CLKout6和7与 CLKout8和9共用一个分频器、因此通常除了启用延迟之外不会成为问题。我需要确认 LMK04610反馈时钟、以查看是否存在类似的文档错误、然后更新数据表。

73、
Timothy

时钟和时序（参考译文帖）

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