[参考译文] WEBENCH®︎工具/LMK03328：环路滤波器设计

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/788764/webench-tools-lmk03328-loop-filter-design

工具/软件：WEBENCH设计工具

大家好、
您能不能就与 Webench 中的时钟设计仿真工具相关的问题向我提出建议。

我尝试优化 LMK03328的 PLL 环路带宽、以便从2.3203125MHz 基准生成148.5MHz
以 kHz 的环路带宽为目标。
该工具报告了427 Hz 环路带宽和57.9度相位裕度。
我参考了屏幕上的电路板图。
偏移频率为562 Hz、其中从顶部获得3dB 增益(63dB)(66dB)。
相补角为64度。

问题1. 为什么它们显示不同的价值？

问题2. 我应该参考哪个值？

问题3. 假设相补角的定义是点上的相补角
    环路增益变为0dB。
    参考点、即从顶部降低3dB 增益的位置、是否合适？

问题4. 参考电路板图、低电平时的相位裕度小于30度
   偏移频率(10Hz~100Hz)原因。
    环路是否仍然稳定？

Mita。