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[参考译文] LMK04821：LMK04821

admin
Guru**** 2511985 points
Other Parts Discussed in Thread: LMK04821, LMK04616, LMK04610, AFE7686, LMK04828, CDCM6208

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/822816/lmk04821-lmk04821

器件型号：LMK04821
主题中讨论的其他器件： LMK04616、 LMK04610、 LMK04828、 AFE7686、 CDCM6208

您好！

我们在其中一个 eNodeB 设计中使用 LMK04821。

当前、122.88MHz 的基准输入应用于 CLKIN0。

我们为 CLKIN1输入提供了10MHz/30.72MHz 外部时钟选项。

使用的 JESD204B 时钟在 DCLK 上为245.76MHz、在输入时钟为122.88MHz 的 SDCLK 上为120kHz。

请告诉我 、是否可以在 DCLK 上生成使用的 JESD204B 时钟为245.76MHz、在 SDCLK 上生成120kHz、输入时钟为10MHz 或30.72MHZ 外部时钟。

此致、

Sumathi

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    TI__Guru**** 2511985 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好、Sumathi、

    最大 SYSREF 分频为8191。 最小 VCO 频率为1930MHz。 1930/8191 =大约0.236。 无法使用 LMK04821内部 VCO 生成120kHz 输出。 您可以将外部245.76 (或491.52或737.28) MHz VCO/VCXO 与 PLL2配合使用、并通过 FB_MUX 输入将该外部振荡器的输出返回到 CLKin1。 然后、将122.88MHz 基准输入直接馈送到 OSCin、而不是 CLKin0。 虽然该配置绕过了抖动消除 PLL1、但它仍然使用大概是高质量的 VCO/VCXO 来清理 PLL2中的输入基准。

    此致、

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    TI__Guru**** 2511985 points
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    尊敬的 Derek：

    感谢您的支持。

    我们在 OUT 电路中使用 LMK04821。 它已经在 245.76MHz 和120kHz 频率下使用122.88MHz。

    eNodeB 具有10MHz/30.72MHz 外部时钟输入选项。 因此、需要使用 10MHz/30.72MHz 的外部时钟测试 LK04821。

    我们尝试在 TICS pro 中进行设置，但无法获取输出时钟。

    观察结果是输出时钟在122.88MHz 时正常。  

    问题是是否可以 使用外部时钟生成245.76MHz 和120kHz。

    此致、

    Sumathi

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    TI__Guru**** 2511985 points
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    Sumathi、

    我唯一可以想到的是使用 LMK04821实现它的方法是以某种方式为 CLKin1提供245.76MHz 或491.52MHz。 这可以通过使用 PLL1从外部 VCXO 生成245.76MHz 或491.52MHz 来实现、然后将此输入馈送到 CLKin1而不是 OSCin、并在 VCO_MUX 中使用分配模式扇出信号。 使用2048或4096上的 SYSREF 分频器可生成120kHz。 然后、通过将 FB_MUX 与其中一个 DCLK 输出一起使用并将 PLL1 NCLK 多路复用器切换到 FB_MUX 输入、可以完全绕过 PLL2。

    对于此特定频率组合、还有其他 IC 可能是更好的选择。 了解一下 LMK04610或 LMK04616、它们具有更灵活的16位通道分频器、可支持120kHz 的生成、同时仍可用作级联抖动清除器 PLL。

    此致、

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    TI__Guru**** 2511985 points
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    尊敬的 Derek：

    感谢您的支持。

    最初、我们根据 AFE7500/AFE7686 EVM 使用 LMK04828。

    由于要求 sysref 频率必须为120kHz、并且 LMK04828不支持120kHz、因此建议使用 LK04821。 请参阅以下链接

    e2e.ti.com/.../2900936

    。 我们已经将 IC 从 LMK04828更改为 LMK04821、电路板设计已经完成。

    现在、我们需要使用寄存器设置来生成具有10MHz 或30.72HZ 外部输入的245.76MH、122.88MHz 和120kHz 的 SYSCref 的 DCLKOUT 时钟。

    CLKNIN0由122.88MHZ 作为另一个时钟发生器 CDCM6208 (与 K2L EVM 相同)的输入进行馈送。 对于外部时钟选项、为 CLKIN1提供了 SMA 连接器。

    希望这项要求是明确的。

    通过该链接、LMK04821似乎 可以生成245.76MH、122.88MHz 和120kHz 的系统基准。 如果您发现任何问题、请告诉我？e2e.ti.com/.../LMK04821_5F00_SYSREF_5F00_120kHz_5F00_setting_5F00_for_5F00_TICS_5F00_Pro.tcs

    此致、

    Sumathi

    e2e.ti.com/.../2900936

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    TI__Guru**** 2511985 points
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    您好、Sumathi、

    感谢您将我与 Shawn 的回答联系起来、我完全忽略了 LMK04821上的 VCO 后分频器。 我认为、在 VCO = 2949.12MHz、后分频= 4、通道分频= 3 (生成245.76MHz)或6 (生成122.88MHz)和 SYSREF 分频= 6144 (生成120kHz)的情况下应该是可行的。 我认为这种配置没有问题、很抱歉花这么长时间来识别它。

    如果 CLKin1的 R 分频器可以在运行期间重新编程、则可以支持30.72MHz 和10MHz 的输入时钟频率。 假设122.88MHz VCXO 和80kHz 的恒定相位检测器频率：

    • 对于30.72MHz、R=384、N=1536
    • 对于10MHz、R=125、N=1536

    如果在运行期间可以对 PLL1的 N 分频器进行重新编程、由于30.72MHz 是122.88MHz 的倍数、因此在这种情况下、相位检测器频率可选择性地提高至30.72MHz (R=1、N=4)。

    此致、