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[参考译文] CDCM7005-SP:时钟配置

Guru**** 2535150 points


请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/819490/cdcm7005-sp-clock-configuration

器件型号:CDCM7005-SP
  • 我们能否将输出时钟配置为2通道(2x2) LVCMOS 和3通道 LVPECL 的组合?
  • 如果配置为 LVCOM,Y0A 和 Y0B 之间的相位差是多少,这意味着两个时钟 都是同相的还是反相的时钟?

 

谢谢

Naveen Kumar HR

手机+919902364925

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    您好!

    是的、用户可以针对所需的任何组合独立控制5个差分输出的输出模式。

    随附的文件显示了在 TI.com 上提供的 EVM 上进行的测量、显示了不同模式下输出与输入时钟的相位关系。

    e2e.ti.com/.../CDCM7005EVM_2D00_CVAL-PHASE-DATA.docx

    谢谢、

    Christian