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[参考译文] LMK04208：LMK04208

admin
Guru**** 2387830 points
Other Parts Discussed in Thread: LMK04208
请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/806589/lmk04208-lmk04208

器件型号：LMK04208

你(们)好

在我们的设计中，我们使用 LMK04208来驱动 Xillinx FPGA，其设计与 使用外部 VCXO 的 LMK04208评估类似。 我们使用两个类似的卡、第一个卡是主卡、在以下配置文件中作为待机模式运行、第二个卡是从卡、其中主卡125MHz 同步时钟驱动从卡 clk_in_0输入。

我们有4个运行卡、每个卡都可以充当从卡(在这里它锁定到主125MHz 时钟)、但4个卡中的一个无法(作为主卡)推送其他3个卡！！！

当使用20GHz Scoop 处理 LMK04208输出时、我们几乎看不到任何差异

您是否知道导致此问题的原因？

我们如何检查  LMK04208的抖动输出？

主配置(其中，对于从配置，我们仅将输入从 clk_in_1输入更改为 clk_in_0输入) ：  

R0 (INIT) 0x00160040
R0 0x00140300
R1 0x00140301
R2 0x00140062
R3 0x80140603
R4 0x00140304
R5 0x80140185
R6 0x01100006
R7 0x01300007
R8 0x04010008
R9 0x55555549
R10 0x9102410A
R11 0x0401100B
R12 0x1B0C006C
R13 0x2302826D
R14 0x0200000E
R15 0x8000800F
R16 0xC1550410
R24 0x00000058
R25 0x02C9C419
R26 0xAFA8001A
R27 0x10001E1B
R28 0x00201E1C
R29 0x0180019D
R30 0x0200019E
R31 0x003F001F

谢谢

Oded

  • 0
    TI__Guru**** 2387830 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    您好！

    让我确保我理解这种情况。

    您已经构建了4个卡。 每个卡可以是主卡或从卡。
    所有4个卡都作为从卡工作。
    3个卡作为主卡工作、但一个卡不作为从卡工作。

    您能更清楚地说明一下您的意思、"但4张卡片中的一张无法将其他3张卡片推入(作为主卡)！！！"
    －卡是否未锁定为主卡？
    -是否有来自主器件的输出？
    从设备锁定了吗？
    ——如果不能更好地理解失败，我的帮助能力就会受到限制。

    所附波形显示的是125MHz。 卡中的这是否不能作为主卡工作？ 非工作卡是否产生任何输出？
    -我不会期望和可能的抖动问题成为失败的原因。 即使存在抖动器件也应锁定。

    --

    要调试 PLL 不锁定、我建议同时使用 LD_MUX 和 HOLDDOW_MUX 查看 PLL# R/2和 PLL# N/2。 您应该看到的是两个器件之间相位检测器速率线的一半频率。 如果缺少时钟或频率错误、这可以提供有关什么不起作用的线索。 这可以针对 PLL1和 PLL2完成。

    73、
    Timothy
  • 0
    TI__Guru**** 2387830 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    尊敬的 Timothy：

    即使对我们来说、很难理解为什么具有良好输出信号的主卡会因为其他卡无法锁定而导致问题？

    我们构建了4个卡、每个卡具有一个用于同步2个卡的具有单端输出和单端输入的 LMK。 一个卡可以定义为主卡或从卡、其中主模式包括连接配置、而从模式包括一个更改、其中我们定义了输入 clk_in_0  

    因此、主器件操作是自由运行卡、从器件应锁定到主器件的输出并同步时钟

    此问题只能解决一个问题：四个卡中的一个(#1)将导致充当 从设备的其他3个卡(#2-#4)无法锁定。 所有其他设置、其中3个卡(#2-#4)充当其他卡的主卡、运行良好。 不锁定其他卡的卡(#1)作为从卡正常工作

    当我们查看卡#1或卡#2-4的主输出时、我们看不到信号中的任何差异(图像在上一帖子中发送)。 查看从 器件输入 clk_in_0引脚也是如此

    具有良好眼图输出的主卡不会导致所有其他从卡无法锁定、这确实是一个奇怪的问题？？

    关于您的问题：  

     卡是否未锁定为主卡？ 从机不会锁定到4个卡的一个主设备  
    -是否有来自主器件的输出？ 是输出5  
    从设备锁定了吗？ 不能用一个主设备(卡1)锁定所有其它主设备使从设备锁定

    要调试 PLL 不锁定、我建议同时使用 LD_MUX 和 HOLDDOW_MUX 查看 PLL# R/2和 PLL# N/2。 您应该看到的是两个器件之间相位检测器速率线的一半频率。 如果缺少时钟或频率错误、这可以提供有关什么不起作用的线索。 这可以针对 PLL1和 PLL2完成。

    我们已经将测试点与主设备#1 ->从设备#4和主设备#2->从 设备#4进行比较

     主控#2->受控#4：ll1_N -锁定时钟、PLL1_R -锁定时钟

                      ll2_N -锁定时钟、PLL2_R -锁定时钟

     

    主控#1->SLAVE #4：Pll1_N -锁定时钟、PLL1_R -不锁定时钟！

                      Pll2_N - DC 3.3V、PLL2_R - DC 0V

                   

    主配置：

    R0 (INIT) 0x00160040
    R0 0x00140300
    R1 0x00140301
    R2 0x00140062
    R3 0x80140603
    R4 0x00140304
    R5 0x80140185
    R6 0x01100006
    R7 0x01300007
    R8 0x04010008
    R9 0x55555549
    R10 0x9102410A
    R11 0x0401100B
    R12 0x1B0C006C
    R13 0x2302826D
    R14 0x0200000E
    R15 0x8000800F
    R16 0xC1550410
    R24 0x00000058
    R25 0x02C9C419
    R26 0xAFA8001A
    R27 0x10001E1B
    R28 0x00201E1C
    R29 0x0180019D
    R30 0x0200019E
    R31 0x003F001F

    谢谢

    Oded

      

  • 0
    TI__Guru**** 2387830 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    尊敬的 Timothy 或其他 LMK TI 成员：

    是否可以重放问题

    谢谢

    Oded

  • 0
    TI__Guru**** 2387830 points
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    Oded、您好！

    很抱歉耽误你的时间...

    Oded Globerman 说：
    因此，主器件操作是自由运行卡，从器件应锁定到主器件的输出并同步时钟

    进行确认。  因此、该电路板具有 CLKin0作为 PLL1的输入、PLL1使用 VCXO 进行抖动消除、而 PLL2用于生成输出。

    *当您说为主模式的自由运行时、您意味着没有应用到 CLKin0的时钟？  这意味着用户情况更像单环路 PLL2、而 PLL1将进行轨。  这可能是您使器件无法锁定到电路板#4的原因。

    我注意到您列出了三个不同的 VCXO。 您使用的是哪一个？  您是否在所有电路板上使用相同的电路板？

     VX-501-0251-122M88
     －CVHD-950-125.000
     317LB3I1228T

    当主电源轨时，其电源轨的频率可能高于或低于其它 VCXO，可以调谐...  则从器件将无法锁定。  VCXO 的锁定范围相对较窄。  

     *尝试从信号发生器向主器件提供一个125MHz 时钟、看看这是否有用。

     *或者，您也可以将设备置于保持模式，使 VTune 强制为 Vcc/2。  您可以通过将 R15编程为0x8010802F 来实现这一点。

    73、
    Timothy

  • 0
    TI__Guru**** 2387830 points
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    你(们)好

    感谢您的回复

    回答您的问题  

    因此主器件的行为是自由运行卡、从器件应锁定到主器件的输出并同步时钟  - 是

    进行确认。  因此、该电路板具有 CLKin0作为 PLL1的输入、PLL1使用 VCXO 进行抖动消除、而 PLL2用于生成输出。 -

    OG -是

     当您说主模式的自由运行时、您意味着没有应用到 CLKin0的时钟？  -

    OG 是的、主卡定义了相位和时钟

    我注意到您列出了三个不同的 VCXO。 您使用的是哪一个？ -  

    主从卡中的 OP-CVHD-950-125.000

    当主电源轨时、电源轨的频率可能高于或低于其他 VCXO 可调的频率。 -

    OG-当连接20GHz 示波器时、我们在主器件#1 (该从器件不锁定)  和主器件#2 (中的图像、5月30日)中得到了相同的图。 我们确实将此视为问题1、我们甚至尝试更换卡1和卡2之间的 VCXO、卡1仍然未锁定从卡(也许我们应该返回此测试？、也许我们 在该测试中遇到了一些困惑？？)

    您是否有任何其他可帮助我们更好地理解问题的测试想法？

    谢谢

    Oded

  • 0
    TI__Guru**** 2387830 points
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    您将无法使用示波器测量所需精度的频率。  对于 CVHD-950、将 APR 最小频率拉取为+/- 20ppm。  因此、例如、如果您以+/- 50ppm 信号作为参考、VCXO 可能无法调节到锁定的+.. 50ppm 的极限值。

    您能否使用频率计数器在自由运行/主控模式下测量所有4块电路板的 OUT5频率？

    我建议向 CLKin0提供一个频率精确的信号、用于主器件或将 R15编程为0x8010802F、以启用保持并强制 Vtune 进入 Vcc/2、从而通过开环尽可能保持主器件的频率精确。

    73、
    Timothy

  • 0
    TI__Guru**** 2387830 points
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    尊敬的 Timothy：

    感谢您的支持、我们找到了问题的根源。 实际上、当连接频率计数器时、我们发现工作主控器件的偏移为-50至-60ppm (124.9930mhz)、而非锁定主控器件的频率偏移约为-70ppm (124.9919mhz)

    我们查看了 VCPOUT1、发现它大约为0V。 因此、主要问题是 PLL 1不会环路 VCXO 并将其推入下缘！ (对于高速示波器、我们很难找到它)。  

    那么，这是否意味着我们的配置文件有一些错误？

    最初的 LMK 配置 设计为与 122.88Mhz VCXO 配合使用、我们已将其替换并调整为与125Mhz VCXO 配合使用。

    我们是否错过了配置中会导致 PLL1无法正常工作的某些内容？ 再次附加我们的配置文件？

    R0 (INIT) 0x00160040
    R0 0x00140300
    R1 0x00140301
    R2 0x00140062
    R3 0x80140603
    R4 0x00140304
    R5 0x80140185
    R6 0x01100006
    R7 0x01300007
    R8 0x04010008
    R9 0x55555549
    R10 0x9102410A
    R11 0x0401100B
    R12 0x1B0C006C
    R13 0x2302826D
    R14 0x0200000E
    R15 0x8000800F
    R16 0xC1550410
    R24 0x00000058
    R25 0x02C9C419
    R26 0xAFA8001A
    R27 0x10001E1B
    R28 0x00201E1C
    R29 0x0180019D
    R30 0x0200019E
    R31 0x003F001F

    Timothy、再次感谢我们关注这个问题

    谢谢

    Oded

     

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    TI__Guru**** 2387830 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    Oded、您好！

    将主器件中的 R15更改为0x8010802F。  这将强制保持(FORCED_HOLDVER = 1)、从而导致 PLL1在 VCXO 上强制 Vcc/2 (MAN_DAC=512、EN_MAN_DAC=1)伏的 Vtune。  这应该会使电压升高、从而使 VCXO 的频率接近0ppm。  如果不够、请尝试将 MAN_DAC 增大到更高的值。  您应该能够通过查看主器件更改的 Vtune1以及主器件更改的输出频率来测量更改 MAN_DAC 的影响。  然后、当从器件尝试锁定时、您应该会在从器件上看到有效的 VCXO 电压、而不是0V

    我不建议对主设备和从设备采用相同的配置。  主器件不应自由运行 PLL1、而应强制保持。

    73、
    Timothy

  • 0
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    尊敬的 Timothy：

    感谢您的重播。 我们确实将主卡更改为保持模式、这会强制 VCXO 进入 VCC/2。

    我们无法理解的问题是、LMK 是否允许 VCXO 之后的动态 VCXO 跟踪达到125MHz？

    在保持阶段、VCXO 强制固定直流值？

    主卡应该像今天一样在双模 PLL 模式下工作还是在单 PLL 模式下工作(DS 第46页)？

    哪种设置将为我们提供接近125MHz 的最佳稳定频率？

    谢谢

    Oded  

  • 0
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    Oded、您好！

    [引用 user="Oded Globerman"]我们不理解的问题是，LMK 是否允许 VCXO 之后的动态 VCXO 跟踪达到125MHz？

    在保持模式下、PLL1在开环模式下运行。  您可以通过调整 MAN_DAC 值将 VCXO 调整为125MHz、这将导致施加不同的 VCXO 电压。  但与温度、电压等相比-频率可能会有一些漂移。  只有通过提供对 PLL1主器件的有效参考、您才能以闭环方式锁定到125MHz。

    [引用 user="Oded Globerman"]在保持阶段，VCXO 是固定直流值的强制力？

    是的、但您可以通过编程 MAN_DAC 寄存器来更改它。

    [引用 user="Oded Globerman"]主卡应该像今天一样在双模 PLL 中工作还是在单 PLL 模式(DS page 46)下工作？

    它可以在双环路模式或单环路模式下工作。  如果您在主器件上使用 XO 而不是 VCXO、则采用单环路模式。  如果使用 VCXO、则假定您正在提供对 PLL1的引用。  在以下两种情况下、双环路模式有助于获得最佳性能：

     (1)抖动消除--如果基准噪声很大(如恢复时钟)，它将通过 PLL1的窄环路带宽实现抖动消除。

     (2) PLL2的最佳基准-如果您的基准是低频(如10MHz)、您可以通过提供更高的基准频率(如>= 100MHz)来获得更好的 PLL2性能。  通过使用10MHz 至 PLL1基准、然后使用125MHz 至 PLL2基准、可实现最佳的相位噪声/抖动性能。

    双环路或单环路设置将为您提供接近125MHz 的稳定频率、以获得基准的 ppm 误差。  您当前正在运行没有引用的主系统。  通过将 VCXO 设置为 Vcc/2、您可以提高基准精度。  但我希望它不会像 XO 那样好。

    73、
    Timothy