[参考译文] CDCE72010：将多个非板载 CDCE7210 PLL#39与 eachother 同步

admin

Other Parts Discussed in Thread: CDCE72010, LMK04832, ADS62P49, DAC3283

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/841724/cdce72010-synchronizing-multiple-off-board-cdce7210-pll-s-with-eachother

器件型号：CDCE72010
主题中讨论的其他器件： LMK04832、 ADS62P49、 DAC3283

大家好、我正在使用 Abaco FMC150参考设计、并且在同步多个 CDCE72010器件时遇到问题。

每个 PLL 都位于单独的电路板上、并且有一个单独的800 MHz 振荡器连接到 VXCO 引脚。
每个 PLL 都有一个连接到 PRI_REF 引脚的10MHz 参考时钟(相同的时钟源)。

我可以看到、多个 PLL 正在实现锁定、并且它们生成的时钟彼此锁相、但是：

1) 1)即使 PLL-1和 PLL-2生成的时钟是锁相的、输出分频器计数器也不同步、因此生成的时钟不是相位对齐的。

-如果我在 PLL 上同步切换 RESET 引脚、我可以使 PLL-A 时钟上的相位与 PLL'B 时钟保持一致。在其他一些时间、从 A 到 B 的输出时钟是180度的相位差。

2) 2)当我切换复位引脚时、所有时钟输出芯片。理想情况下、我希望将 PLL 的输出之一用于 FPGA、以便能够在两个不同电路板上的相位对齐和锁相系统上执行同步例程。

-是否可以一次性复位特定的输出分频器？

-我尝试通过 SPI 关闭输出分频器并重新启用它以实现上述目的、但这会导致 PLL 失去锁定。

3) 3)通过 SPI 关闭 PLL 输出分频器计数器并再次打开会导致 PLL 失去锁定。 PLL 只能通过硬复位来重新实现锁定。

-这是我唯一能想到的使特定输出保持一致、同时使主 FPGA 基准与锁定的外部时钟保持活动状态的方法。是否有办法做到这一点？

是否有任何应用手册或方法可用于锁定和校准多个远程 CDCE72010？

6 年多前

0 admin 6 年多前

TI__Guru**** 2378650 points

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

尊敬的 David：

我将对此进行深入研究、并将很快返回给您。

此致、

Hao

0 admin 6 年多前

TI__Guru**** 2378650 points

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

尊敬的 David：

我浏览了数据表、没有真正看到多个器件之间的输出同步功能。您能否分享一下您在哪里了解到多个器件的输出可以进行相位校准？

因此、理论上、当存在/2分频器时、有两种相位可能性。两种可能的选项具有180度相位差。如果为/4、则有4种可能、这四种选项的相位差为90度。对于/8、/16...也是如此。

在内部、所有8个分频器的初始状态均对齐、因此即使使用输出分频器、所有输出也会进行相位同步。但是、不能保证分压器触发器的初始状态在多个器件之间保持一致、除非有某种符合 JESD204B 标准的"SYNC"引脚或"SYSREF"引脚、以实现确定性延迟。如果我错了、请更正我、但我看不到 CDCE72010中提到的这些功能。您可能需要考虑 LMK04832等器件。

此致、
Hao

0 admin 6 年多前

TI__Guru**** 2378650 points

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

我继承了该公司不再拥有工程师的半套完整设计。该工程师镜像了适用于 FMC150无线电发送和接收板的 HiTech Global 设计、该设计包含以下三个主要部分：

用于计时的 CDCE70210

适用于无线电接收器的 ADS62P49

用于无线电 Tx 的 DAC3283

这三个器件均由 Xilinx Zynq FPGA SoC 控制

FMC150设计也不能同步在一起、因此我被画成了一个角落、试图使它工作。作为执行此任务的代理设计工程师、我需要评估我们是否可以通过简单的电路板重新制造和 FPGA 代码修改来修改此拓扑、或者完全放弃整个设计并从头开始...

我在为每个单独的 Zynq FGPA 引入单独的同步时钟方面取得了一定的成功、并让 FPGA 执行启动同步例程、以便同时将 CDCE70210拉入和移出复位。

将 PLL 拉至复位状态(在它们被配置并且在它们接收到 VXCO 时钟和外部基准时钟之后)是否会保证输出分频器同时启动？

0 admin 6 年多前

TI__Guru**** 2378650 points

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

David、

我不确定该器件的输出同步是如何工作的。如果它与大多数其他器件类似、则分频器触发器的初始状态是固定的。这意味着、如果两个器件的输出同时启用、则它们应处于同步状态。

问题是、VDD 斜坡时间或复位引脚斜坡时间在几 ms 范围内、但1MHz 信号的周期为1us。此外、即使复位引脚在同一时间快速上升、两个器件的 PLL 也可能不会同时锁定。

一般而言、我担心这种方法不太可能奏效。即使工作正常、我也怀疑它在温度漂移范围内会保持一致。

此致、
Hao

0 admin 5 年多前

TI__Guru**** 2378650 points

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

我看到 LMK04832器件具有单独的 SYNC 引脚、可用于将多个远程 PLL 与 eachother 同步。我将探索如何使用该部件、并在此基础上重新旋转我们的板。

您能否引用任何具有同步选项的类似 PLL 以便我进行比较？ LMK04832似乎有点过于死区了。

0 admin 5 年多前

TI__Guru**** 2378650 points

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

David、

任何具有零延迟模式或 SYNC 引脚的器件都应该能够执行该操作。我不确定您的系统要求、但我要连接时钟发生器产品系列以及缓冲器系列。您可以根据自己的需求选择具有零延迟模式/同步引脚或零延迟缓冲器的时钟发生器。我将通过电子邮件向您发送 AppNote 的草稿版本、以帮助您更好地了解同步。

此致、

Hao

0 admin 5 年多前

TI__Guru**** 2378650 points

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

大家好、感谢您提供 LMK0482x 同步应用手册、这对我们新的时钟合成方案的原型设计非常有帮助。

我有一个关于 CDCE72010数据表中语言的最后一个问题。

在分频器表8和12中、主数表示法是什么意思？

换句话说、4分频(X42) 与4'(0x0)之间的区别是什么

0 admin 5 年多前

TI__Guru**** 2378650 points

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

尊敬的 David：

没有区别。 PRIME 仅意味着这是该数字第二次出现。

此致、

Hao

时钟和时序（参考译文帖）

时钟和时序（参考译文帖）(Read Only)

[参考译文] CDCE72010：将多个非板载 CDCE7210 PLL#39与 eachother 同步