[参考译文] LMK04828：PLL1的 FPD 限制

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https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/841199/lmk04828-fpd-of-pll1-limit

器件型号：LMK04828

大家好、

在 LMK04828设计中、我们尝试适应多个输入基准和反馈频率、并将 PLL1的 FPD 设置为10kHz。但我们很难锁定 PLL1、如果 FPD 更改为~1MHz、相同的环路滤波器设置可以锁定 PLL1。

随附了"PLLatinum Sim"工具中 PLL1环路滤波器的计算、并随附了 TICO Pro 文件。

您能帮我们提供案例的稳定环路滤波器设置建议吗？我们需要确定 PLL1的 FPD 是否可执行10kHz。

谢谢、

Jin

6 年多前

0 admin 6 年多前

TI__Guru**** 2551110 points

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0 admin 6 年多前

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您好、Jin、

在较低的 FPD 频率下锁定困难的一种可能性是电荷泵可能受到 VCXO 输入泄漏的影响。仿真屏幕截图中的电容器值相对较小、因此很容易受到泄漏的影响。如果您必须在低 FPD 频率下运行、则最好使用支持更大电容器的环路滤波器；考虑在不固定"强制组件值"框中 R2值的情况下重新设计环路滤波器、并接受低得多的环路带宽(< 25Hz)。通过运算放大器或其他高阻抗、低输入偏置电流缓冲器来缓冲 VCXO 控制电压也会有所帮助。

您在 TICS Pro 中使用的输入时钟频率为10MHz 和156.25MHz、在1.25MHz 时具有最大的常见系数。是否有另一个未显示的输入时钟、这进一步限制了 FPD = 10kHz？如果没有、我建议使用 FPD = 1.25MHz。较高的 FPD 允许增大环路滤波电容器、即使对于窄环路带宽(100Hz)也是如此、这降低了电荷泵泄漏的敏感性。

此致、

0 admin 6 年多前

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尊敬的 Derek：

我们期望使用嵌套 0 dealy 模式、其中 SYS_REF=7.68MHz 作为反馈、这就是为什么我们必须将 PLL1的 FPD 设置为10kHz 以下的原因。

我按照您的建议、重新计算了具有 PLL1环路的环路、如下所示：

C1=5.6nF、C2=2200nF、R2=470k Ω。

我在电路板上尝试了新值、似乎与以前的滤波器值相同。如果 FPD = 10kHz、PLL1无法锁定、但在 FPD = 1.25Mhz 时锁定。

如果除了环路滤波器值变化之外还需要额外的缓冲器、我们可能需要考虑 FPD 低限>=1MHz。

谢谢、

Jin

0 admin 6 年多前

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您好、Jin、

PLL 实际上是锁定的、但不符合报告精度要求。请参阅 LMK04828数据表中的公式3：

输入频率精度(ppm)= 1e6 * PLLx_WND_SIZE * FPDx / PLLx_DLD_CNT

默认 EVM 配置设置 PLL1_WND_SIZE = 43ns、PLL1_DLD_CNT = 8192。当 FPD1=10kHz 时、输入频率精度必须为0.05ppm。很可能、PLL 无法按照这一严格的要求报告锁定情况。

您的 PLL1_WND_SIZE 值是否适用于此低 FPD 频率？

此致、

时钟和时序（参考译文帖）

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