[参考译文] LMK04828BEVM：无可识别输出

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Other Parts Discussed in Thread: LMK04832, LMK04828BEVM

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/784791/lmk04828bevm-no-recognizable-output

器件型号：LMK04828BEVM
主题中讨论的其他器件：ADC-WB-BB、 DAC3484EVM、 LMK04832、

因此、我将尝试在设置中使用此卡。我输入了10MHz、1.3Vpp 方波/正弦波(我已经尝试过这两种)、0-1.3V 以及+/-0.65Vpk。将 DCLK0设置为输出153.6MHz LVDS、看不到对该输出进行任何识别的信号。我将输出 SMA 连接+/- 通过等长 SMA 至 SMA 电缆连接到 ADC-WB-BB 平衡-非平衡变压器。平衡-非平衡变压器的输出连接到 DAC3484EVM J9上的 CLKIN 输入。我看到一个非常抖动的信号输出、所需信号的信标很少或没有。 D4 LED 指示灯亮起、但 D5 LED 指示灯不亮。这告诉我 PLL1可能正在锁定、但 PLL2不会锁定。我猜测这里发生了什么。附加是此卡的设置。

e2e.ti.com/.../W1_5F00_2_5F00_153_5F00_6MHz_5F00_x2_5F00_and_5F00_Carrier_5F00_128MHz.txt

6 年多前

0 admin 6 年多前

TI__Guru**** 2582805 points

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您好！

我查看了您的配置。在"Outputs"选项卡上、它显示了部分不输出的原因是 CLKout0的输出组断电、CLKout0_1_PD = 1。

在 CLKIN 和 PLL 选项卡上、似乎您正在使用10MHz 的 CLKin1。这要求 PLL1在有效 VCXO 频率下工作。但是、PLL1断电、109.714 MHz 对于 VCXO 无效。对于单环路和双环路、您还需要为 OSCin 缓冲器和 VCO 加电。 (OSCin_PD = 0、VCO_PD=0)。

我建议加载122.88MHz 输入的默认配置、然后转到"设置模式"选项卡、并在想要生成单环路配置时使用"设置单环路"按钮。

在配置方面，在单环路模式下，153.6MHz 输出时钟生成的10MHz --> 3072MHz 将需要2MHz 的相位检测器频率，因此 PLL 性能将受到影响。在 LMK0482x 上、使用单环路时、必须提供对 OSCin 的参考。在 LMK04832上、兼容封装的器件可以使用 CLKinX 作为单环路模式下 PLL2的基准。

在双环路模式下，10MHz --> 122.88MHz PLL1 VCXO --> 3072MHz PLL2 VCO，用于153.6MHz 输出时钟生成将要求 PLL1的相位检测器频率为80kHz，考虑到 VCXO 的抖动消除，这是可以的。然后、可为 PLL2使用122.88MHz 相位检测器频率、从而实现良好的性能。

我附加了使用默认配置、然后修改状态或使用单环路按钮生成的配置。

73、
Timothy

e2e.ti.com/.../LMK04828_2D00_dual_2D00_loop_2C00_-10-MHz-to-122.88-MHz-to-3072-MHz-to-153.6-MHz.tcs e2e.ti.com/.../LMK04828_2D00_single_2D00_loop_2C00_-10-MHz-to-3072-MHz-to-153.6-MHz.tcs

0 admin 6 年多前

TI__Guru**** 2582805 points

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好的。双环路负载生成正确的频率。我遇到的问题是，我需要将所有输出驱动/同步到 EVM 上 CLKin1*上的10MHz 输入。我一直在使用 NSC 时钟设计工具来帮助我设置双 PLL 方案、我不清楚 CLKin0上的122.88MHz 板载晶体振荡器输入是如何实现锁定的。我可以看到两个 LED 都亮起、表示两个 PLL 都已锁定。如何确保与10MHz 上升沿同步？

0 admin 6 年多前

TI__Guru**** 2582805 points

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使用128MHz 输出作为第二个 LMK04828BEVM 的 CLKIN1*输入来生成两个频率为350MHz 和490MHz 的 LVDS 输出时、我会遇到类似的问题。 我是否还应该使用板载122.88MHz 振荡器来使 PLL 形成稳定的闭合？ 时钟设计工具没有清楚地显示此输入的使用情况，因为 GUI 窗口的左上角只有一个输入时钟。

随附的是我使用时钟设计工具的设置、该工具不会锁定任何一个 PLL。我已经尝试将链接的 WebBench 时钟架构工具与 NSC 时钟设计工具一起使用、但无法让两者达成一致。 WebBench 工具不提供需要在 TICS Pro 工具中设置的 PLL1 R 和 N 分频器或 PLL 2 R、N 和 N 预分频器。

e2e.ti.com/.../LMK04828_2D00_dual_2D00_loop_2C00_-128-MHz-to-122.88-MHz-to-2450-MHz-to-350-MHz-and-490-MHz.txt

0 admin 6 年多前

TI__Guru**** 2582805 points

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您好 Ron、

我了解您的其他帖子以及 Rob 的帮助、您是否能够解决您的问题？如果您需要进一步的帮助、请告诉我。

73、
Timothy

0 admin 6 年多前

TI__Guru**** 2582805 points

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是的、Rob 帮助我完成了 DAC3484EVM 环路滤波器设计、并最终确定了所有 LMK04828BEVM 设置。我无法将信号输出移动到不同的输出端口。对于接收10MHz 输入并在 ClkOut0和 ClkOut1上生成两个153.6MHz LVPECL20输出的 LMK04828BEVM、我想将 ClkOut1输出移至 ClkOut10或11、但似乎无法让卡这样做。不确定这里发生了什么。

Ronb

e2e.ti.com/.../1512.LMK04828_2D00_dual_2D00_loop_2C00_-10-MHz-to-122.88-MHz-to-3072-MHz-to-153.6-MHz.txt

0 admin 6 年多前

TI__Guru**** 2582805 points

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您好 Ron、

按 CLKout10/11取消选中 CLKout10_11_PD。
设置时钟输出选择=分频器+DCC+HS (以匹配 CLKout0/1的电压)
选择 LVPECL20作为 DCLKout10_FMT 的格式。
*请注意、如果使用 LVPECL、CLKout10需要使用发射极电阻器来获得输出。默认情况下、我认为 CLKout10未设置为 LVPECL。如果您使用的是 EVM、这可能是您的问题。如果您未将电路板设置为在该输出端接 LVPECL、也可能是您的问题。在这种情况下、您可以使用 HSDS 8mA、这是一个摆幅更高的输出、如摆幅与 LVPECL 相似的 LVDS。对于这些输出、当交流耦合到负载时、您应该在输出引脚上放置一个560欧姆的电阻器。
DCLKout10_DIV = 20可获得153.6MHz。您还可以在输出频率中键入153.6MHz、它将计算出分频值。
*您的分频器也可能会被重置并阻止输出信号。如果在分频器值下设置了 CHECK SYNC_DIS10、则会忽略 SYNC 并允许输出。
您可能需要取消选中 DDLY_PD、以确保在启动时与其他时钟进行相位对齐。
>在这种情况下、您还需要取消选中所有 SYNC_DISx 位、提供 SYNC、然后重新启用。请参阅第9.3.2.1.1节示例的步骤1至3。如果您使用的是 JESD204B 或非 JESD204B、则此基本分频器输出同步适用。

73、
Timothy

时钟和时序（参考译文帖）

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