大家好。 我使用 LMK04828为 AD 板上的多个 ADS54J60s 生成 SYSREF。 我使用 Clkin1作为 Fin (外部 VCO 模式)、具有500MHz 差分时钟。 我的 CLKin0和 OSCin 未连接。
现在、我没有 JESD204B 的对齐和延迟问题、因为我在 FPGA 设计中已经解决了这些问题。 但我有另一个板、它向 AD 板的 FPGA 提供周期性信号及其时钟。 我的要求是将周期性信号与 SYSREF 同步。
我使用周期信号及其时钟为 LMK04828的同步端口生成单次脉冲。 我对其进行了配置、就像数据表中的9.3.2.1.1和9.3.3.1.1一样。 为了使 SYNC 能够影响分频器：SYNC_DIS0 = 0、SYNC_DIS2 = 0、SYNC_DIS4 = 0、SYNC_DISSYSREF = 0、然后 SYSREF_MUX =1使用正常同步模式、然后通过我自己的同步脉冲执行同步、防止 SYNC (SYSREF)影响分频器： SYNC_DIS0 = 1、SYNC_DIS2 = 1、SYNC_DIS4 = 1、SYNC_DISSYSREF = 1、然后 SYSREF_CLR = 0、最后 SYSREF_MUX = 3、因为我选择了连续 SYSREF 模式。 但是、每次我给 AD 板加电(另一个板未更改)或重新配置 LMK04828时、SYSREF 和周期性信号之间的相位差都是不同的！ 它向我展示了 LMK04828未同步。
我有以下几个问题。
1) 1) 我的要求是否可行？ 这有什么问题？ 如何解决问题？
2) 2) 9.1.11介绍了两种类型的0延迟模式。 “如果不使用0延迟模式，则时钟输入到时钟输出之间可能存在 n 种固定的相位关系，具体取决于时钟输出分频值。” 但是、它们都使用 Clkin1作为 FBCLKIN 模式、但我使用 Clkin1作为 Fin 模式。 那么、我不能做任何更改、对吧？ 我是否必须使用0延迟模式来满足要求？ 需要配置哪些寄存器来实现0延迟？
3) 3) SYNC_1SHOT_EN 可配置为电平敏感型或边沿敏感型。 我使用了单次同步脉冲、在我的测试中找不到它们之间的任何差异。 有人能为我解释一下吗？
4) 4) 论坛中的一些主题提到了重新计时的同步模式、但数据表并未对此进行详细说明。 满足我的要求是否有用？ 使用重新计时的同步模式的步骤是什么？ 只需在同步事件发生之前启用它？？？
请帮帮我。 谢谢。
