[参考译文] LMK04816BEVAL：从 LMK04816评估板获取125MHz 时钟

您好 Doug、

有一种方法可以使用50MHz 基准输入从 PLL2生成125MHz 和6.25MHz、而无需对电路板进行修改。 但是、我要提醒您、不进行修改的解决方案可能不是您想要的、因为它没有充分利用抖动清除器特性。

未经修改、50MHz 可馈送到相位检测器频率为50E6和122.88E6最大常见分频值80kHz 的 PLL1。 同样、输出122.88MHz 可馈送到 PLL2、相位检测器频率为80kHz (VCO = 2500MHz)；这几乎是 GCD、但有一个预 N 分频器可防止使用160kHz。 在此处、当 N2预分频器设置为2分频时、输出通道可被20分频和400分频、从而分别实现125MHz 和6.25MHz。 然而、将 PLL2的相位检测器频率推至如此低将导致更高的 PLL 平坦噪声、因此该配置中的总相位噪声将会使使用双环路抖动消除器的目的落空。

如果50MHz 时钟信号是高质量(低相位噪声)、它可被直接馈送到 OSCin 端口、并且 PLL2相位检测器频率被简化为50MHz (如果使用基准输入乘法器、则为100MHz)。 由于相位检测器频率较高、因此其优点是 PLL 平坦噪声低得多、但它绕过了 PLL1 (以及任何抖动消除的可能性)。 如果50MHz 输入具有明显的抖动、基准噪声仍将占主导地位。

通过以更友好的频率(例如100MHz)将板载 VCXO (122.88MHz)替换为引脚对引脚等效值、可以简化许多操作。 现在可以将"脏"50MHz 时钟直接馈送到 PLL1、抖动清除器可以保持50MHz 输入的频率基准、同时保持 PLL2基准输入的 VCXO 的噪声曲线低得多、 时钟输出可以合成、如上所示。 板载 VCXO 是 Crystek CVHD-950、 在100MHz 下提供引脚对引脚型号的 CVHD-950。

如需深入分析 PLL 参数及其相互作用、请查看 《PLL 性能仿真和设计手册》。 此外、 最新版本的 PLLatinum Sim 软件包括 LMK04816、这对于直观地了解不同环路元件对整体时钟输出行为的影响非常有帮助。

此致、