[参考译文] LMK04208：符合 JESD204B 标准的器件

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请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/836495/lmk04208-jesd204b-compliant-devices

器件型号：LMK04208
主题中讨论的其他器件：LMK04828、 LMX2594、 LMK04832

您好！

我需要设计一个时钟树来支持 Xilinx RFSoC、我对支持 JESD204B 的时钟分配器件有一些疑问。

-器件符合 JESD204B 标准的原因是什么？

如果我理解正确、则假设生成两个高速(干净)时钟作为数据转换器的采样时钟、

和 SYSREF 时钟、前者频率较低、但具有相同的相位(采样时钟除以特定因子)+ 相位对齐的 Capabele、以补偿 PCB 迹线。

-为什么 LMK04208 未声明符合 JESD204B 标准？ (例如、它与 LMK04828有何不同？)

-如果我使用不符合 JESD204B 标准的器件来生成 SYSREF 和用于生成采样时钟的其他(高频) PLL 的参考时钟、我是否符合 JESD204B 标准？

我看到了一个设计(Xilinx RFSoC 评估板- ZCU111、 https://www.xilinx.com/products/boards-and-kits/zcu111.html)

它使用 LMK04208 为 RFSoC 和 Ref+Sync 生成 SYSREF 时钟。 LMX2594的采样时钟。

-何时需要将器件的 SYNC 输入置为有效、以确保所有时钟的输出相位相同？

在同一示例(Xilinx RFSoC 评估板- ZCU111)中、与 LMX2594的同步无效。

- 数据转换器的高频采样时钟必须干净，以免降低性能(SNR 等)。 SYSREF 是否也会影响性能并必须保持干净？

6 年多前

0 admin 6 年多前

TI__Guru**** 2390755 points

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尊敬的 Max：

[报价用户="Max Poom"]-器件符合 JESD204B 标准的原因是什么？[/quot]
JESD204B 主要是 FPGA 和数据转换器等逻辑器件之间的数据接口规范。]

从时钟的角度来看、"JESD204B 支持"提供低频时钟(或脉冲)以及高频时钟、就像您以后所说的一样简单。但是、对于适用于 JESD204B 的器件、也可以进行类似的详细信息。

[引用 USER="Max Poom"]-为什么 LMK04208 尚未声明为符合 JESD204B 标准？ (例如、它与 LMK04828有何不同？)[/QUERP]

它不是专为 JESD204B 设计的、但它可以在这样的角色中工作...

具有相当大的分频器
支持时钟彼此之间的数字和模拟相位调整(因此您可以实现所需的设置和保持时间)。

LMK0482x 和 LMK04832……

支持单个 SYSREF 分频器、该分频器能够为这些低 SYSREF 频率除以高达8191的值。这有助于降低功耗、因为只有一个分频器正在为所有 SYSREF 输出运行。
支持根据引脚或 SPI 请求为 SYSREF 生成干净的1、2、4或8脉冲的功能。
支持在作为 SYSREF 请求运行的外部 SYNC 引脚置为有效时持续提供 SYSREF 的功能。
支持通过 CLKin0为输入 SYNC/SYSREF 信号重新计时以重置器件上的分频器或将其传递到下游器件的功能。此功能对于帮助实现多个时钟器件的同步至关重要、这些时钟器件为多个 JESD204B 目标提供 SYSREF、以便在完全相同的时间接收 SYSREF。
支持 LCPECL、这是一种输出格式、具有相对较低的共模电压和高摆幅、允许时钟电阻分频为较低的共模电压。如果您希望直流耦合到电压轨较低的转换器、例如需要0.5V 时钟上的共模电压、这一点很重要。
- 交流耦合也是一个选项、这具有优点(无需考虑直流电平)和缺点(更复杂、实现同步时间更长)

可能还需要说一点、但这会为您提供一个想法。

[引用 USER="Max Poom"]-如果我使用非 JESD204B 兼容器件来生成 SYSREF、并为生成采样时钟的其他(高频) PLL 生成参考时钟、我是否符合 JESD204B 标准？[/QUERPES]

您可以。我建议该器件至少能够相对于其他时钟调整相位。

[报价 USER="Max Poom"]-何时需要将同步输入置为器件的有效，以确保所有时钟的输出阶段都相同？[/QUERT]

通常在上电时、您将使 SYNC 引脚生效(或在 SYNC 引脚上翻转软件以通过软件实现同步)。根据编程到数字延迟中的偏移、这将为所有时钟提供确定性相位。

请注意、在 LMK04828上、SYNC/SYSREF 路径是共享的、因此您可以同步所有分频器、然后通过禁用分频器的同步能力来重新配置 SYSREF 输出。

[引用 USER="Max Poom"]- 数据转换器的高频采样时钟必须是干净的，以免降低性能(SNR 等)。 SYSREF 是否也会影响性能并必须保持干净？[/引述]

如果 SYSREF 持续运行、则存在串扰影响数据转换器时钟的风险。这就是为什么 SYSREF 时钟通常在同步系统后断电、也可以节省功耗的原因。

SYSREF 时钟性能如何影响 SYSREF？其抖动可能会影响其设置和保持其他器件输入时钟的位置、但这通常微不足道。假设它具有200fs rms 的抖动。如果您认为 BER 为1：10^12、则将乘以200 fs rms -> 2.8 ps 峰间值。 2.8ps 是影响总体设置和保持时间的一个小因素、10^12边沿中存在1个误差。

底线是、器件时钟的频率越低、SYSREF 生成方式的灵活性就越高。但是、对于高速时钟、例如2GHz、如果您需要+/- 0器件时钟误差、将 SYSREF 放置在器件时钟中的时序将变得更加复杂、更不容易原谅。

希望这对您有所帮助。

73、
Timothy

时钟和时序（参考译文帖）

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