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https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/850429/lmk04610-lmk04610
您好！
我们尝试在单脉冲和有间隙周期模式下生成 SYSREF。 我们遵循数据表9.3.7.4.2设置示例、但未成功。 请告诉我们缺少的内容。
另一个问题是，在启用所有其它时钟输出后，如果可能，启用 SYSREF 并有一定的延迟(时间或时钟周期)？
谢谢你。
Thiri
Thiri、您好！
我们在生成 SYSREF 脉冲时看到的最常见问题是、PLL2的内部数字时钟必须慢于 SYSREF 输出频率。 例如、如果 PLL2相位检测器设置为200MHz、SYSREF 频率设置为10MHz、PLL2_REF_DIGCLK_DIV 应设置为32、以便内部参考时钟降低至200/32 = 6.25MHz、这小于10MHz 的 SYSREF 输出频率。 如果无法将内部数字时钟设置为比 SYSREF 频率慢、则无法使用9.3.7.4.2中的过程生成 SYSREF 脉冲。
如果满足上述条件、并且9.3.7.4.2的过程仍然不成功、您可以提供 LMK04610的寄存器编程、作为.TCS 文件还是原始十六进制转储？
每通道静态数字延迟应可用于 SYSREF 输出、为独立于其他系统输出的 SYSREF 通道提供 VCO 后分频器时钟周期中的可控延迟。 或者、一个外部控制信号(SYSREF_REQ)可被用来控制何时启用 SYSREF 输出。
此致、
尊敬的 Derek：
感谢您的快速响应。 我发现我们使用旁路模式，绕过两个 PLL。 在这种情况下，我认为可能无法进行 SYSREF 脉冲。 这是正确的，还是有任何其他方法可以生成单个或有间隙的脉冲？
此外、由于我们绕过 PLL、我想我们也不能使用静态数字延迟、但应该能够在周期模式下使用 SYSREF_REQ。 是这样吗？
谢谢、
基于显示时钟输出块和同步时钟路径的图24。 SYSREF_REQ 也由 PLL 时钟计时、因此 SYSREF_REQ 不会运行。
您可以对低 SYSREF 频率进行编程、但您无法知道时钟之间的相位。
73、 Timothy
