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[参考译文] DS90LV110T：以最短的延迟同时驱动两个 DS90LV110T。

admin
Guru**** 2560080 points


请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/847949/ds90lv110t-driving-two-ds90lv110t-simultaneously-with-minimal-lag

器件型号：DS90LV110T

您好！

我们正在设计一个 PCB、并且需要其中两个器件基本上是并联的、以获得足够的输出。

我们正在努力解决的问题是如何为两个器件供电、以便我们不会(或尽可能减少)两组输入之间的任何滞后。

我们希望 PCB 下方有一个1/3的部分、另一个2/3的部分、而源位于1/3的上部。

请提供任何帮助。

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    TI__Guru**** 2560080 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好、Jacques、

    我相信您唯一能够做到这一点的方法是：

    延迟将进入2/3下的器件的源输出

    2.将走线的1/3部分的走线长度延长一个因子，以抵消与下2/3部分的距离差

    除此之外、确保器件输入之间偏差极小的最佳方法是将它们放置在距离源极相等的位置。  

    此致、

    I.K.  

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    TI__Guru**** 2560080 points
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    那么、您认为我们可以从中心驱动信号、而不是从一端驱动信号？

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    TI__Guru**** 2560080 points
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    您能否提供方框图或图示以进行澄清？ 我无法理解您与原始问题相关的后续问题。  

    此致、

    I.K.  

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    TI__Guru**** 2560080 points
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    下面是一些图表。

    最重要的是我希望配置是什么样子的。 对于底部接收器、这个可能具有轻微的残桩效应。

    这些数字表示哪些支脚的长度相同。

    最下面的是我认为您提出的建议(即"总线"中间的驾驶员)。

    我对那个不了解的是左侧接收器将发生的大存根。

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    TI__Guru**** 2560080 points
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    啊、很抱歉、我好像误解了您原来的帖子。 我认为您的电源为每个器件提供了两个独立的输出、而不是您多次下降的一个输出。  

    您的第一个图示是连接它的正确方法。 在这种情况下、我认为您唯一可以做的就是增加布线长度(例如、弯曲布线)、使接收器的长度为走线的1/3。 但是、这也会导致更大的存根、因此您需要调整端接电阻器来解决这一问题。 这是您必须对其进行仿真和/或实验的东西。  

    此致、

    I.K.