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器件型号：CDCE62005 主题中讨论的其他器件： LMK03318、 CDCE6214-Q1
问题：
我们已将 CDCE 的内部时钟源编程为1GHz (参考设计中的默认时钟源并由 FPGA 进行设置)。 我们仅 更改每个输出的独立输出分频器。
根据设计、时钟发生器的每个输出端口应该(并且必须)相互独立。 因此、如果我们的 SW 更改 端口0的输出分频比、它不应影响其他4个输出。
但现实情况是：它确实影响到其他4项产出，结果相当严重： 当端口1 (U1)在我们更改端口0时受到干扰时、MAC 和 PHY 之间的 SGMII 链路断开、导致 DSP 与 PC 失去连接、其他端口(U2-U4)也会受到端口0输出分频比变化的影响。
显然、这只是写入 CDCE 寄存器的操作导致了问题。 如果我只是尝试关闭端口0、它也会对其他端口造成干扰。 即使将相同的数据写入同一寄存器也会对其他端口造成干扰。 因此、它不是输出频率变化、而只是端口寄存器的访问、这会导致其他端口的输出不稳定。
我想知道什么因素可能导致此问题、或者如果当前使用的 CDCE62005芯片组可能是有缺陷或损坏的芯片组、我会想知道这是什么原因？
谢谢你。
斯坦利
