大家好、
我们客户的问题之一、我在下面转发、 您能否提供一些故障排除建议
使用 lmk04821、在双 PLL 级联零延迟模式下工作、TICS pro 配置文件为 lmk04821_config.TCS..参考时钟输入是一个10MHz、5dBm 正弦波、从 CLKin1输入。 通过 FPGA 从芯片 IO 输出获取 PLL_DLD 信号。 发现 PLL1偶尔失锁、之后大约为0.16ms、然后再次锁定；PLL2始终处于锁定状态。 我是否可以知道 PLL 1失锁的可能原因、以及它是否未以正确的方式进行配置。
此致、
罗美
尊敬的 Andrea：
感谢你的答复。 此文本是寄存器配置 序列。 e2e.ti.com/.../lmk_5F00_cfg_5F00_value.txt
最后一个 TICS Pro 配置文件是 e2e.ti.com/.../lmk_5F00_cfg_5F00_final.tcs。
我已在最终配置中将 SYSREF_CLR 设置为0、如下所示。
有关 lmk04821外部电路的原理图为 e2e.ti.com/.../SCHEMATIC_2D00_LMK04821.pdf。 PLL1外部 VCXO 的数据表为 e2e.ti.com/.../CVHD_2D00_950-datasheet.pdf。 请帮助确认硬件设计是否存在问题。
此外、数据表对输入基准时钟的斜率有要求、无论它是否会导致 PLL1有时失锁。 现在、基准时钟输入是来自 CLKin1的10MHz、5dBm 正弦波。
此致、
郭晓阳
使用0.1uF 电容器将 OSCinP 连接到 GND 不能解决此问题。 PLL1失锁似乎与外部干扰有关。 例如、 如果我调整用于冷却电路板的风扇旋钮、PLL1将失去锁定。
我使用示波器触发 PLL1失去锁定、并观察 VCXO 的 Vtune 引脚、如下图所示。 其中、黄色是 PLL 锁定丢失信号、蓝色是 VTune 信号。
郭您好、
查看 TICS Pro 产品说明书并运行我自己的环路滤波器设计仿真后、似乎有三个问题：
1) 1)尽管我知道 TICS Pro 说过否则不会显示错误、但 N 分频器不接受 N = 1值。 这可能导致 PLL1解锁。 这些信息可在第85页的数据表和下面的屏幕截图中找到。 因此、我还包含了我的 TICS Pro 文件、以便为您自己的文件 e2e.ti.com/.../LMK04821_5F00_PLL1Lock_5F00_LoopFilter.tcs 提供建议。
2) 2)当我将您的环路滤波器输入到具有 FPD、CLKin1频率和电荷泵电流的 PLLatinum Sim 中(如您的 TICS Pro 文件中所示)时、我得到了非常低的相位裕度、这会使您的设计不稳定并导致您的 PLL1解锁。 如果一切正确、并且您希望获得0.166kHz 的环路带宽、那么我建议您使用 C1539 = 3.9nF、C1538 = 180nF、 kΩ 您决定保持 FPD = 5MHz (如我在随附的 TICS Pro 文件中所示)、R138 = 18m Ω。 如果您希望在该设计上获得进一步的帮助、请告诉我您要实现的环路带宽。
3) 3)关于您提到的压摆率注意事项、根据我的计算、您没有达到数据表上的压摆率最低要求、这是使用正弦波时的预期要求。 这也可能是您的 PLL 未锁定的原因。
祝你好运、
Andrea
尊敬的 Andrea：
我认为可以根据数据表将 PLL1_N 设置为1、下表右侧显示了 PLL1_N[13：0]的值范围。
我发现、之前 PLL1‘s 环路滤波器的相位裕度很小、只有大约10度。 我使用 PLLatinum Sim 调整环路滤波器、以获得70度的相位裕度、如下面的屏幕截图所示。 然而、当我在电路板上测试它时、PLL1失锁的频率更高。 我不理解它、并猜在使用 PLLatinum Sim 时可能会出现问题。 原因我将 lmk04821配置为嵌套双 PLL 0延迟模式、pll1的反馈为 sysref 但不是 oscin、 PLLatinum Sim 似乎无法模拟双 PLL 模式、在 这种情况下、我想问如何使用 PLLatinum Sim 计算环路滤波器。
此致、
郭晓阳
您好、Xiaoyang、
正确、PLLatinum Sim 一次只能执行一个 PLL 仿真、无法在 SYSREF 和双 PLL 模式下配置。 但是、对于环路滤波器、只有 FPD、电荷泵电流和 VCO 增益很重要、因此分压器的值并不重要。 但是、您确实需要记住、如果更改输出频率、您还必须更改 VCO 增益(即、如果 VCO 频率为100MHz、VCO 增益为0.0025MHz/V、而 VCO 频率更改为10MHz、 然后、您必须将 VCO 增益更改为0.00025MHz/V)。
我还有几个关于您的 PLL1为什么仍然不锁定的想法：
1) 1)根据您的输入波形、您的压摆率似乎低于最小建议规格(我计算的是0.0765V/ns、最小值为0.15V/ns)。 这可能会导致 PLL 解锁。 我建议您将信号更改为方波。
2) 2)如果您的输入是杂散的、我建议您增大 N 和 R 分频器、以对该未扭曲的信号进行分频。 例如、您可以将 FPD 设置为1MHz、并将分频器设置为 R = N =1。 您还 kΩ 将环路滤波器更改为 C1539 = 2.2nF、C1538 = 100nF、R138 = 56k Ω。
3) 3)如果您将 PLL1窗口大小更改为小于43ns、我建议您再次将其升高并使其尽可能大(最大43ns)。 这会导致锁定范围更长、从而解决您的问题。
如果没有任何工作方式、我建议使用电压表实际检查 VCO 电压、并查看其 Vcc/2。 如果是这样、您的 PLL 会锁定、这只是硬件问题。 如果检查结果正确、我建议更改"I/O"下的"其他"设置。 可以设置 PLL1 LD 和 PLL2 LD 以输出 PLL1_N 和 PLL1_R (如下图所示)、这会将这些节点发出的信号路由到示波器。
