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器件型号：LMK00804B 主题中讨论的其他器件： LMK00304
您好，
LMK00804B 的输入时钟为具有交流耦合的4.8828125MHz LVDS 时钟、其占空比为~50%(下图中的黄色曲线)。 但输出时钟的 dute 周期不在数据表中提到的45%~55%(蓝色曲线)范围内、如下图所示。 为什么？
提前感谢！！！
此致！
Jason
您好 Jason、
LMK00804B 要求最小共模电压为0.5V。交流耦合 LVDS 共模电压约为0V 、这可能会导致此问题。
对于交流耦合输入、 您可能需要在去耦电容器后对信号进行外部直流偏置或使用直流耦合输入。
请告诉我这是否可以解决您的占空比问题。
最棒的
阿西姆
您好、Asim：
您的建议可以解决我的问题。
我将0.1uF 容量替换为0欧姆电阻器。 现在 、LVCOMS 输出的 dute 周期 接近50%。 非常感谢！
我之所以使用交流耦合输入时钟、是因为我认为 CLK 和 nCLK 在芯片中具有偏置、如下图所示。 所以、这是一个坏主意。
BTW、LMK00804B 的最大输出偏斜为35ps。 您是否有其他建议 使用的时钟缓冲器、这些时钟缓冲器的偏斜小于35ps、 并且1个差动时钟输入至少具有4个 LVCOMS 输出？
您好、Asim：
LMK00304的最大输出偏斜为50ps、这将在 10GSPS 多通道采集系统等超高速 JESD204B 应用中带来延迟不平衡。
您是否有其他建议 的时钟缓冲器、它们具有更小的输出偏斜 和 至少具有4 个差动输出的1个差动时钟输入？
提前感谢！！！
此致！
Jason
