[参考译文] CDC3RL02：VLDO 输出电压和延迟

您好、Shubiao、

我很乐意为您解答问题。 以下是我对您的问题的意见：

我确实看到数据表在第9.2节中提到当 CLK_REQ_X 为低电平时 VLDO 输出接地。 目前、我不确定 MCLK_IN 移除与 LDO 输出之间的关系。 我需要通过查看内部电路从芯片设计人员那里了解这一点。 在方框图中、 由于 LDO 断电、因此当没有 CLK_REQ_X 时、它应该变为低电平。  

当 CLK_REQ_X 被启动时、VBATT = 2.3V 时、LDO 启动时间大约为200us。 这种行为应该是正常的。 请确认您是否使用相同的 VBATT 条件。

最棒的

阿西姆

谢谢您、Asim、

对于问题1、我稍后将捕获一些波形。  

BRS、

Shubiao

您好、Shubiao、

这会很有帮助。 我也会尝试在我的结尾重复同样的结果。

最棒的

阿西姆

阿西姆

请参阅客户我的测量值。

图1. 是 MCLK_IN 和 CLK_REQ

图2是 MCLK_IN 和 LDO 输出

如图2所示。 CLK_REQ 打开之前的 LDO 输出0.8V。

在触发点放大。  

您好、Shubiao、

感谢波形。 您能否确认 VBATT、VLDO 引脚电容器等特定测试条件？  如果这是预期行为、我将在我们的实验中重现相同的内容并提供反馈。 您还能在这里使用什么时钟源吗？ 我们是否使用 LDO 为该电源供电？

最棒的

阿西姆  

您好、Asim、

从您的角度进行任何更新？

请参阅以下我的 sch。  VLDO 不用于外部电路。  

当我更改 SCH 中显示的电阻器时、VLDO 输出从0.8V 降至0.3V、并且 CLK OUT 在 CLK_REQ 打开之前不输出信号。  

您好、Shubiao、

我重复了您在我们的实验中看到的同一问题。 我正在等待内部电路的设计反馈、以了解 MCLK_IN、CLK_REQ 和 LDO 输出之间是否存在任何关系。

该器 件的芯片设计人员转移到不同的产品线、因此这可能需要比预期的时间更长的时间才能完全检索设计存档并了解电路。 美国感恩节假期后(11月24日、27日)、我将发送一份更新。  

最棒的

阿西姆

阿西姆

再添加一个问题。  

请帮助澄清启用 CLK_OUT 的 VLDO 阈值(上升沿阈值)？

您可以从我们的测量中得知、当 VLDO 为0.3V 时、CLK_OUT 没有输出、但是当 VLDO 为0.8V 时、它输出0.8V；  

您好、Shubiao、

当然、我也会对此进行研究。

最棒的

阿西姆

阿西姆

您是否愿意分享 ESD 二极管的方框图或图示？ 我需要详细的原则向客户解释。  

此外、我的目标是在禁用时保持 CLK_OUT 无输出。

然而、VLDO 被充电至0.8V、CLK_OUT 在被禁用时输出相同的电压。 VLDO 在禁用时保持 CLK_OUT 无输出的阈值是多少？

BRS

王淑宝