[参考译文] 超低噪声、低电压脉冲(10mV 峰间值、10nsec 脉冲持续时间)

Deepak、您好！

您能否澄清您对极高频率的定义？ 请量化一下吗？

－Kang

你好，Kang，

脉冲生成的频率范围最大为10MHz 至50MHz。 如果您需要对问题陈述中的任何一点进行更详细的澄清、请告诉我。

谢谢

Deepak

Deepak、您好！

TI 内部的团队(WI)没有此类解决方案。 我已将您的请求转发给其他团队、以查看他们是否有此类解决方案。 谢谢。  

－Kang

Deepak、您好！

我们没有任何精密 DAC 可以在此速度下进行切换、但您可以考虑使用精密 DAC 来创建振幅电压、然后使用一些模拟开关或继电器来生成脉宽。  您并未真正指定分辨率、但考虑诸如 DAC8050x 系列(例如 DAC80501)的器件。

谢谢、

Paul

尊敬的 Paul：

感谢您的回复。 我想详细了解 以下 内容：

使用  DAC80501、在实践中我们是否能够获得 微伏脉冲振幅分辨率？ 对于超低噪声精度、您会建议使用哪种架构(例如 Σ-Δ)？  在这里、我们可以使用24位 DAC1282 (尽管它不属于精密 DAC 类别)吗？

2.我们是否打算以恒定振幅(直流或< 1Hz 模式)运行精密 DAC？

3. 我们是否可以为  模拟多路复用器/开关的启用/禁用引脚提供 PLL 时钟信号输出(从而提供相当好的脉冲频率)、或者在实践中有更巧妙的方法来实现这一点？  

请帮助我们设计最高效的拓扑。

谢谢

Deepak

具体取决于您选择的范围。  如果您使用2.5V 输出范围、那么您的 VLSB 大小将大约为38µV μ V/LSB。  如果您需要更高的分辨率、可以查看我们的20位精密 DAC11001A。  

也可以在此处使用 DAC1282等 Δ-Σ 类型 DAC、但您需要一个极低通滤波器来消除高频噪声和开关伪影。  使用此 DAC 时、噪声将是主要的问题。

2.我认为一个恒定值(只为了调整脉冲振幅而改变)是最简单的用例、并且将允许积极的低通滤波。

我认为您应该改用 SPDT 开关在峰值振幅 Vhigh 和低值 Vlow (GND)之间切换。  每个电压、Vhigh 和 Vlow、都将有一个高带宽输出放大器来驱动开关、类似于 OPA828或更高的带宽(以噪声、偏移误差为代价)。

否则、我认为您可以考虑您针对此电路的目标：为什么您需要如此精确的脉冲振幅和持续时间？ 您是否尝试实现非常精确的能量？  也许会积累电荷的某种精确电流积分器随后会放电以产生已知能量值的脉冲？

尊敬的 Paul：

非常感谢您的详细说明。 我的一天过得非常愉快。 当前积分器不能满足我们的目的、因为我们希望通过器件测量量化非常多的模拟状态(>10k)、使用积分器将要求我们权衡模拟状态的精确信息。

我有后续问题：

1. DAC11001A 是一个高输出电压范围、即+/-10V (也需要大于5V 的电源电压)、然而我们的要求是生成一个低至10mV 的最大+/-2.5V (双极电压脉冲)。 我们不会利用该器件的全部容量、因为2.5V 至10V 将始终对我们来说是冗余的、而且从这个宽输出范围 DAC 中实现10mV 也是另一个令人担忧的因素。 我找不到具有低输出范围(+/-5V)的单个精密 DAC (>=20位)。 您是否会建议低输出范围精密 DAC 说 DAC7664以获得更高效的结果？
2. 请参阅随附的图。 控制 SPDT 开关逻辑引脚的最巧妙方法应该是什么？ 它是通过微控制器的 GPIO 端口(可能不是非常精确)还是 PLL 时钟 IC 的输出或…μ s？ 请详细推荐此器件？
3. 在将低噪声、振幅脉冲馈送到敏感器件之前、我们如何解决驱动放大器(LPF +缓冲器)将添加的噪声和偏移误差？

谢谢

Deepak

DAC11001A 需要一个外部基准电压、并且基准电压低至3V。  我建议您将器件配置为使用±3V 基准电压、从而实现6V 的总输出范围。  您确实需要一些3V 电源余量、这意味着您将具有 VCC = 6V 和 VSS =-6V。  这是在端点附近正常运行所必需的、但如果您仅使用±2.5V、则 VCC = 5V 可能是可以的。  这个可使用的最小基准电压为 VREFP = 3V 和 VREFN=0V。  

2.您可以使用触发器作为重新计时电路。  例如、您有一个来自 PLL 的精确时钟用作 FF 的锁存器、然后有一个不太精确的 GPIO 作为脉冲信号。  重新计时电路会将 GPIO 脉冲更正为下一个 PLL 时钟间隔。

3.您可以在 SPDT 之前测量输出并补偿失调电压。

谢谢、

Paul

尊敬的 Paul：

感谢详细说明。

第3点中提到的解决方案将一次性生成多个脉冲、但我们需要生成精确的脉冲、以精确控制从50 nsec 到700 nsec 的脉冲宽度。

我们正在寻求实现电路(类似于可编程单稳态多谐振荡器)、通过数字编程可精确控制宽度变化。 两个相邻脉冲之间的延迟对我们来说并不是一个令人担忧的因素。  

请帮帮我。

谢谢、此致、

Deepak

这对我来说有点困难，因为我不是这个领域的专家。  让我看看我们时钟团队的某个人是否可以提供帮助。

大家好、我们有一些时钟器件、例如 LMK0482x (x=不同的 VCO 频率选项、LMK04828、LMK04826和 LMK04821存在)、LMK04832、 LMK5C33216和 LMK5B33216、它们支持 JEDEC JESD204B。

JESD204B 相对于时钟的重要性在于 SYSREF 输出的定义。  SYSREF 通常用于向器件(通常为 ADC、DAC 或逻辑器件)发送1个或多个脉冲、以在内部同步其高频时钟。  (因此每个器件都获得一个 SYSREF 时钟和一个器件时钟)。

因此、这些时钟器件可用于生成单个脉冲。  输出幅值将远大于10mV、但您可以使用电阻分压器或其他方法来降低或转换输出幅值。

因此、通过使用10MHz SYSREF 时钟、您可以产生周期为100ns 的单个时钟输出脉冲、或在50%占空比下产生50ns 的高脉冲。

~0.714MHz 时钟将为您提供700ns 脉冲。

您调节脉冲大小的能力受 VCO 频率范围和整数分频器值的限制。  然而、在适当的较低频率下、VCO 范围/"分频值 n "与 VCO 范围/"分频值 n+1"重叠、以支持连续频率。

这听起来是否适合您？

73、
Timothy

您好、Timothy、

感谢您的回复。 我担心与 Arduino 微控制器的 JEDEC 接口的复杂性(可行性也很高)、因为我们正在寻找具有最低复杂性的定制 PCB。 但是、在类似的线路中、我们开发了一个思考过程(附加)、以实现使用 TI 逻辑门和触发器触发一个脉冲。 您能否对其进行评估并提出建议、以使该拓扑达到最佳效果？ 在实践中(在 PCB 上组装这些器件后)的延迟和时序限制是我们是否能够实现超快、高分辨率(脉宽的最小可能阶跃增加、即50 nsec 至55 nsec)稳定脉冲的另一个问题。

我们考虑使用以下组件：

1. SI5351A-B05130-GTR (用于生成2.5kHz 至200MHz 稳定频率的 PLL 时钟 IC)
2. SN74LVC1G132 (高速与非门)
3. SN74LVC1G74 (高速 D 触发器)

谢谢

Deepak

Deepak、您好！

我对这种极端拖延表示歉意。  也许您已经解决了您的问题。

至于上面的电路、我认为它不能按预期工作。  我认为您可能需要对 D 触发器进行一些反馈、以确保只有一个脉冲输出。

此外、我认为 JESD204B 选项可能可行。  如果您想选择该选项、我可以帮助您进行思考。  当然、在电路板上安装一些分立式门和 FFs 可能比编程更复杂、更具吸引力。

我唯一要做的其他评论是、我使用时钟器件 CDCE6214、它可以在 24kHz 至328.125MHz 之间执行输出。

73、
Timothy